CN217983352U

CN217983352U - 一种半导体器件和芯片

Info

Publication number: CN217983352U
Application number: CN202222387926.3U
Authority: CN
Inventors: 王建; 张泽飞; 张俊
Original assignee: Shanghai Analog Semiconductor Technology Co ltd
Current assignee: Shanghai Analog Semiconductor Technology Co ltd
Priority date: 2022-09-08
Filing date: 2022-09-08
Publication date: 2022-12-06
Anticipated expiration: 2032-09-08

Abstract

本申请实施例提供一种半导体器件和芯片。该半导体器件包括：衬底，衬底中掺杂第一类型的离子；阱区，形成于衬底的表面，并从衬底的表面延伸至衬底的内部，阱区中掺杂第二类型的离子；其中，第一类型的离子与第二类型的离子的极性相反；第一隔离区，形成于阱区的表面，并从阱区的表面延伸至阱区的内部；第一氧化层，叠放于第一隔离区的表面；第二氧化层，叠放于第一氧化层远离第一隔离区的一侧表面；多晶硅电阻，叠放于第二氧化层远离第一隔离区的一侧表面。本申请中在多晶硅电阻与衬底设置了阱区，同时提高了多晶硅电阻与衬底之间的氧化层的厚度，从而能够提升多晶硅电阻与衬底之间的击穿电压。

Description

一种半导体器件和芯片

技术领域

本申请实施例涉及半导体技术领域，尤其涉及一种半导体器件和芯片。

背景技术

随着半导体技术的发展以及电路元件趋于小型化，可以将各种类型的无源电路元件和有源电路元件集成在在半导体晶圆上，其中，无源电路元件可以是电阻、电感、电容等，有源电路元件可以是二极管、三极管、场效应管等。在一些应用场景中，可能需要电路元件能够承受较高的电压，例如，在一些应用中，电阻器需要承受高达数百伏特的电压，而电阻器在达到足够高的电压之前，可能出现器件击穿问题。

现有技术中，多晶硅电阻直接设置在场区上，场区由隔离区和场氧化(FieldOxide，FOX)层形成，多晶硅电阻与衬底之间的击穿电压取决于隔离区的深度和FOX厚度，能够降低多晶硅电阻击穿的风险。

然而，采用上述技术方案，隔离区的深度和FOX厚度均受到半导体工艺的限制，多晶硅电阻和衬底之间的击穿电压会受限，导致多晶硅电阻与衬底之间的的击穿电压较小。

实用新型内容

鉴于上述问题，本申请实施例提供了一种半导体器件和芯片，能够提升多晶硅电阻与衬底之间的的击穿电压。

第一方面，本申请实施例提供了一种半导体器件，包括：

衬底，所述衬底中掺杂第一类型的离子；

阱区，形成于所述衬底的表面，并从所述衬底的表面延伸至所述衬底的内部，所述阱区中掺杂第二类型的离子；其中，所述第一类型的离子与所述第二类型的离子的极性相反；

第一隔离区，形成于所述阱区的表面，并从所述阱区的表面延伸至所述阱区的内部；

第一氧化层，叠放于所述第一隔离区的表面；

第二氧化层，叠放于所述第一氧化层远离所述第一隔离区的一侧表面；

多晶硅电阻，叠放于所述第二氧化层远离所述第一隔离区的一侧表面。

在一些实施例中，所述半导体器件还包括：

两个第一接触区，两个所述第一接触区形成于所述阱区的表面，并从所述阱区的表面延伸至所述阱区的内部；两个所述第一接触区位于所述第一隔离区的相对两侧；所述第一接触区中掺杂所述第二类型的离子，且所述第一接触区的掺杂浓度大于所述阱区的掺杂浓度。

在一些实施例中，所述半导体器件还包括：

第二接触区，形成于所述衬底的表面，并从所述衬底的表面延伸至所述衬底的内部；所述第二接触区中掺杂所述第一类型的离子，且所述第二接触区的掺杂浓度大于所述衬底的掺杂浓度。

在一些实施例中，所述半导体器件还包括：

第二隔离区，位于所述第一接触区和相邻的所述第二接触区之间；其中，一部分所述第二隔离区形成于所述衬底的表面，并从所述衬底的表面延伸至所述衬底的内部，另一部分所述第二隔离区形成于所述阱区的表面，并从所述阱区的表面延伸至所述阱区的内部。

在一些实施例中，所述第一氧化层为场氧化FOX层，所述第二氧化层为Resurf氧化层。

在一些实施例中，所述多晶硅电阻与所述第一隔离区之间的所述氧化层的厚度范围为1250A-1300A。

在一些实施例中，所述第一类型为P型，所述第二类型为N型。

在一些实施例中，所述第一类型为N型，所述第二类型为P型。

在一些实施例中，所述第一隔离区为浅槽隔离STI区。

在一些实施例中，所述阱区为高压N型阱HVNW区。

在一些实施例中，所述第一隔离区的厚度范围为5800A-5900A。

第二方面，本申请实施例提供了一种芯片，包括：第一方面提供的任一种半导体器件。

本申请实施例的技术方案中，半导体器件包括：衬底，衬底中掺杂第一类型的离子；阱区，形成于衬底的表面，并从衬底的表面延伸至衬底的内部，阱区中掺杂第二类型的离子；其中，第一类型的离子与第二类型的离子的极性相反；第一隔离区，形成于阱区的表面，并从阱区的表面延伸至阱区的内部；第一氧化层，叠放于第一隔离区的表面；第二氧化层，叠放于第一氧化层远离第一隔离区的一侧表面；多晶硅电阻，叠放于第二氧化层远离第一隔离区的一侧表面，如此，在多晶硅电阻与衬底之间设置了两层氧化层，能够增加氧化层的厚度，从而能够提升多晶硅电阻与衬底之间的击穿电压。此外，在多晶硅电阻与衬底之间设置了阱区，阱区与衬底的掺杂类型不同，相当于在多晶硅电阻与衬底之间连接了一个PN结，PN结的反偏电压可以补偿多晶硅电阻与衬底之间的击穿电压，从而能够进一步提升多晶硅电阻与衬底之间的击穿电压。

上述说明仅是本申请实施例技术方案的概述，为了能够更清楚了解本申请实施例的技术手段，而可依照说明书的内容予以实施，并且为了让本申请实施例的上述和其它目的、特征和优点能够更明显易懂，以下特举本申请的具体实施方式。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术提供的一种半导体器件的结构示意图；

图2为本申请实施例提供的一种半导体器件的结构示意图；

图3A-3G为本申请实施例提供的半导体器件的各工艺步骤的结构示意图；

图4为本申请实施例提供的另一种半导体器件的结构示意图；

图5为本申请实施例提供的又一种半导体器件的结构示意图；

图6为本申请实施例提供的又一种半导体器件的结构示意图

图7为本申请实施例提供的又一种半导体器件的结构示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同；本文中在申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请；本申请的说明书和权利要求书及附图说明中的术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语“实施例”并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：存在A，同时存在A和B，存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

下述描述中出现的方位词均为图中示出的方向，并不是对本申请的卫星天线的具体结构进行限定。例如，在本申请的描述中，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，本申请的说明书和权利要求书或上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序，可以明示或者隐含地包括一个或者更多个该特征。

在本申请的描述中，除非另有说明，“多个”的含义是指两个以上(包括两个)，同理，“多组”指的是两组以上(包括两组)。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，机械结构的“相连”或“连接”可以是指物理上的连接，例如，物理上的连接可以是固定连接，例如通过固定件固定连接，例如通过螺丝、螺栓或其它固定件固定连接；物理上的连接也可以是可拆卸连接，例如相互卡接或卡合连接；物理上的连接也可以是一体地连接，例如，焊接、粘接或一体成型形成连接进行连接。电路结构的“相连”或“连接”除了可以是指物理上的连接，还可以是指电连接或信号连接，例如，可以是直接相连，即物理连接，也可以通过中间至少一个元件间接相连，只要达到电路相通即可，还可以是两个元件内部的连通；信号连接除了可以通过电路进行信号连接外，也可以是指通过媒体介质进行信号连接，例如，无线电波。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

为了使本技术领域的人员更好地理解本申请方案，下面将结合附图，对本申请实施例中的技术方案进行清楚、完整地描述。

图1为现有技术提供的一种半导体器件的结构示意图，如图1所示，半导体器件包括：衬底10、隔离区20、场氧化层30和多晶硅电阻40。

其中，隔离区20设置于衬底10的一侧表面，隔离区20沿衬底10的表面延伸至衬底10的内部，隔离区20内填充有氧化物，填充的氧化物的表面与衬底10设置有隔离区20的一侧表面齐平。场氧化层30叠放于隔离区20的表面，且完全覆盖隔离区20。多晶硅电阻40设置于场氧化层30的远离衬底10的一侧表面，如此，多晶硅电阻40与衬底10之间设置有场氧化层30和隔离区20。

场氧化层30可以是基于热氧化形成的氧化层，或者可以是基于沉积形成的氧化层，由于热氧化和沉积的工艺限制，场氧化层30的厚度T受限，故而形成场氧化层30较薄。隔离区20可以基于浅槽隔离(Shallow Trench Isolation，STI)工艺形成，或者可以基于深槽隔离(Deep Trench Isolation，DTI)工艺形成，由于STI和DTI的工艺限制，隔离区20的深度D受限，故而形成较浅的隔离区20。

多晶硅电阻40与衬底10之间的击穿电压V_A-V_sub、场氧化层30的厚度T和隔离区20的深度D满足：V_A-V_sub＝0.1*(T+D)，例如，V_A-V_sub＝0.1*(135+5850)＝598.5V。显然，多晶硅电阻40与衬底10之间的击穿电压V_A-V_sub取决于场氧化层30的厚度T和隔离区20的深度D。上述内容可知，场氧化层30的厚度T和隔离区20的深度D均受到半导体工艺的限制，也就是说，场氧化层30的厚度T和隔离区20的深度D均较小，导致多晶硅电阻40与衬底10之间的击穿电压V_A-V_sub较小。

为了解决上述问题，本申请提供了一种半导体器件，包括：衬底，衬底中掺杂第一类型的离子；阱区，形成于衬底的表面，并从衬底的表面延伸至衬底的内部，阱区中掺杂第二类型的离子；其中，第一类型的离子与第二类型的离子的极性相反；第一隔离区，形成于阱区的表面，并从阱区的表面延伸至阱区的内部；第一氧化层，叠放于第一隔离区的表面；第二氧化层，叠放于第一氧化层远离第一隔离区的一侧表面；多晶硅电阻，叠放于第二氧化层远离第一隔离区的一侧表面，如此，在多晶硅电阻与衬底之间设置了两层氧化层，能够增加氧化层的厚度，从而能够提升多晶硅电阻与衬底之间的击穿电压。此外，在多晶硅电阻与衬底之间设置了阱区，阱区与衬底的掺杂类型不同，相当于在多晶硅电阻与衬底之间连接了一个PN结，PN结的反偏电压可以补偿多晶硅电阻与衬底之间的击穿电压，从而能够进一步提升了多晶硅电阻与衬底之间的击穿电压。

图2为本申请实施例提供的一种半导体器件的结构示意图，如图2所示，半导体器件100包括：衬底10、阱区110、第一隔离区120、第一氧化层131、第二氧化层132和多晶硅电阻40。

其中，衬底10中掺杂第一类型的离子；阱区110，形成于衬底10的表面，并从衬底10的表面延伸至衬底10的内部，阱区110中掺杂第二类型的离子，其中，第一类型的离子与第二类型的离子的极性相反。第一隔离区120，形成于阱区110的表面，并从阱区110的表面延伸至阱区110的内部。第一氧化层131叠放于第一隔离区120的表面，第二氧化层132叠放于第一氧化层131远离第一隔离区120的一侧表面，多晶硅电阻40叠放于第二氧化层132远离第一隔离区120的一侧表面。

示例性的，第一类型的离子可以是P型离子，例如，硼、镓和铟等，也可以是N型离子，例如，磷和砷等。第二类型的离子可以是N型离子，也可以是P型离子，其中，若第一类型为P型离子，则第二类型的离子为N型离子；若第一类型为N型离子，则第二类型的离子为P型离子。本申请仅以第一类型的离子为P型离子，第二类型的离子为N型离子为例，对半导体器件的结构进行示例性说明。

如图3A所示，提供一衬底10，衬底10中掺杂有P型离子，则衬底10即为P型衬底，并在衬底10的一侧表面注入N型离子。N型离子从衬底10的表面向衬底10的内部扩散，N型离子扩散的区域形成阱区110，即N型阱区，在阱区110的掺杂浓度较低的情况下，可以形成高压N型阱(High Voltage N-Well，HVNW)，阱区110的深度小于衬底10的厚度，如图3B所示。如此，衬底10与阱区110形成PN结，也就是说，多晶硅电阻40与衬底10之间设置了一个PN结，衬底10接地，阱区110与衬底10之间的击穿电压V_HVNW即为PN结的击穿电压。在PN结的反偏电压小于V_HVNW时，阱区110与衬底10之间不会击穿，多晶硅电阻40与衬底10之间的击穿电压V_A-V_sub＝V_HVNW+(V_A-V_HVNW)，则多晶硅电阻40与衬底10之间不会击穿。显然，PN结的反偏电压可以补偿多晶硅电阻40与衬底10之间的击穿电压，从而能够提升多晶硅电阻40与衬底10之间的击穿电压。

在其他实施方式中，还可以是提供一N型衬底，N型衬底的一侧表面注入P型离子，P型离子扩散的区域形成P型阱区，在P型阱区的掺杂浓度较低的情况下，可以形成HVPW，同样可以形成PN结。

如图3C所示，在衬底10设置有阱区110的一侧表面进行刻蚀，形成第一隔离槽121。沿第一隔离槽121的底部和侧壁填充氧化物122，直至氧化物122充满整个第一隔离槽121，从而形成第一隔离区120，第一隔离区120的表面与衬底10设置有阱区110的一侧表面齐平，如图3D所示。示例性的，第一隔离区120可以为基于STI工艺形成的STI区，受到STI工艺的限制，第一隔离区120的厚度D1通常为5800A-5900A，例如，第一隔离区120的厚度D1为5850A。如此，在多晶硅电阻40与阱区110之间设置有第一隔离区120。

如图3E所示，在第一隔离区120的表面沉积第一氧化层131，第一氧化层131可以是FOX层，受FOX层制备工艺的限制，第一氧化层131的厚度T1通常为130-140A，例如，第一氧化层131的厚度T1为135A。如图3F所示，在第一氧化层131远离第一隔离区120的一侧表面沉积第二氧化层132，第二氧化层132可以是Resurf氧化层，Resurf氧化层与FOX层的制备工艺不同，形成的第二氧化层132的厚度T2大于第一氧化层的厚度T1，第二氧化层132的厚度T2通常为1120A-1160A，例如，第二氧化层132的厚度T2为1150A。如此，在多晶硅电阻40与第一隔离区120之间形成有第一氧化层131和第二氧化层132，多晶硅电阻40与第一隔离区120之间的氧化层的厚度等于第一氧化层131的厚度T1与第二氧化层132的厚度T2之和，即1250A-1300A，例如，多晶硅电阻40与第一隔离区120之间的氧化层的厚度可以是1285A。多晶硅电阻40与阱区110之间设置有第一氧化层131、第二氧化层132和第一隔离区120，则多晶硅电阻40与阱区110之间的击穿电压V_A-V_HVNW＝0.1*(T1+T2+D1)。

综上所述，多晶硅电阻40与衬底10之间的击穿电压V_A-V_sub＝V_HVNW+(V_A-V_HVNW)＝V_HVNW+0.1*(T1+T2+D1)。显然，通过在多晶硅电阻40与衬底10之间形成两层氧化层，可以增加多晶硅电阻40与衬底10之间氧化层的厚度，从而可以提升多晶硅电阻40与衬底10之间的击穿电压。另外，通过在衬底10中设置与衬底10的极性相反的阱区110，可以在多晶硅电阻40与衬底10之间连接一个PN结，此PN结的反偏电压V_HVNW可以补偿多晶硅电阻40与衬底10之间的击穿电压，从而能够进一步提升多晶硅电阻40与衬底10之间的击穿电压。

Resurf氧化层的工艺为场效应管(Metal Oxide Semiconductor Field EffectTransistor，MOS)工艺中的一种，如此，本申请提供的半导体器件能够与其他半导体器件的工艺兼容。

如图3G所示，在第二氧化层132远离第一隔离区120的一侧表面沉积多晶硅电阻40，多晶硅电阻40在衬底10所在平面的投影位于第一隔离区120在衬底10所在平面的投影内。多晶硅电阻40上设置有两个连接点，两个连接点通过金属孔和金属线分别引出，其中一个连接点半导体器件100的输入端，另一个连接点连接半导体器件100的输出端。

本申请实施例中，半导体器件包括：衬底，衬底中掺杂第一类型的离子；阱区，形成于衬底的表面，并从衬底的表面延伸至衬底的内部，阱区中掺杂第二类型的离子；其中，第一类型的离子与第二类型的离子的极性相反；第一隔离区，形成于阱区的表面，并从阱区的表面延伸至阱区的内部；第一氧化层，叠放于第一隔离区的表面；第二氧化层，叠放于第一氧化层远离第一隔离区的一侧表面；多晶硅电阻，叠放于第二氧化层远离第一隔离区的一侧表面，如此，在多晶硅电阻与衬底之间设置了两层氧化层，能够增加氧化层的厚度，从而能够提升多晶硅电阻与衬底之间的击穿电压。此外，在多晶硅电阻与衬底之间设置了阱区，阱区与衬底的掺杂类型不同，相当于在多晶硅电阻与衬底之间连接了一个PN结，PN结的反偏电压可以补偿多晶硅电阻与衬底之间的击穿电压，从而能够进一步提升多晶硅电阻与衬底之间的击穿电压。

一些实施例中，图4为本申请实施例提供的另一种半导体器件的结构示意图，图4为图2所示实施例的基础上，半导体器件100还包括：两个第一接触区141。

两个第一接触区141形成于阱区110的表面，并从阱区110的表面延伸至阱区110的内部，两个第一接触区141位于第一隔离区120的相对两侧。第一接触区141中掺杂第二类型的离子，且第一接触区141的掺杂浓度大于阱区110的掺杂浓度。

示例性的，衬底10为P型衬底，阱区110为N型阱，在形成第一氧化层131之前，向阱区110的表面区域分别注入N型离子，N型离子注入区为两个，分别位于第一隔离区120的相对两侧。N型离子从阱区110的表面向阱区110的内部扩散，N型离子在阱区110内部扩散的区域形成第一接触区141，第一接触区141的掺杂浓度大于阱区110的掺杂浓度，如此，阱区110为N型轻掺杂，第一接触区141为N型重掺杂。两个第一接触区141通过金属孔和金属导线电连接，基于第一接触区141可以与阱区110电连接，通过将第一接触区141设置为重掺杂，可以降低与阱区110接触的能量损耗，从而能降低半导体器件100的能量损耗。

在其他实施方式中，还可以是衬底10为N型衬底，阱区110为P型阱，第一接触区141为P型重掺杂。

本申请实施例中，半导体器件还包括：两个第一接触区，通过第一接触区形成于阱区的表面，并从阱区的表面延伸至阱区的内部，两个第一接触区位于第一隔离区的相对两侧。第一接触区中掺杂第二类型的离子，且第一接触区的掺杂浓度大于阱区的掺杂浓度，可以降低与阱区接触的能量损耗，从而能够降低半导体器件的能量损耗。

一些实施例中，图5为本申请实施例提供的又一种半导体器件的结构示意图，图6为本申请实施例提供的又一种半导体器件的结构示意图，图5为图2所示实施例的基础上，图6为图3所示实施例的基础上，半导体器件100还包括：第二接触区142。

第二接触区142形成于衬底10的表面，并从衬底10的表面延伸至衬底10的内部；第二接触区142中掺杂第一类型的离子，且第二接触区142的掺杂浓度大于衬底10的掺杂浓度。

示例性的，衬底10为P型衬底，在形成阱区110之后，向衬底10的表面区域注入P型离子，P型离子注入区位于衬底10的表面未设置阱区110的区域。P型离子从衬底10的表面向衬底10的内部扩散，P型离子在衬底10内部扩散的区域形成第二接触区142，第二接触区142的掺杂浓度大于衬底10的掺杂浓度，如此，衬底10为P型轻掺杂，第二接触区142为P型重掺杂。第二接触区142通过金属孔和金属线引出，基于第二接触区142可以与衬底10电连接，通过将第二接触区142设置为重掺杂，可以降低与衬底10接触的能量损耗，从而能降低半导体器件100的能量损耗。

本申请实施例中，半导体器件还包括：第二接触区，通过第二接触区形成于衬底的表面，并从衬底的表面延伸至衬底的内部；第二接触区中掺杂第一类型的离子，且第二接触区的掺杂浓度大于衬底的掺杂浓度，可以降低与衬底接触的能量损耗，从而能降低半导体器件的能量损耗。

一些实施例中，图7为本申请实施例提供的又一种半导体器件的结构示意图，图7为图6所示实施例的基础上，半导体器件100还包括：第二隔离区150。

第二隔离区150位于第一接触区141和的第二接触区142之间，其中，一部分第二隔离区150形成于衬底10的表面，并从衬底10的表面延伸至衬底10的内部，另一部分第二隔离区150形成于阱区110的表面，并从阱区110的表面延伸至阱区110的内部。

示例性的，衬底10为P型衬底，阱区110为N型阱区，在形成第一隔离区120的同时，形成第二隔离区150，也就是说，基于同一道工序，同时形成第一隔离区120和第二隔离区150，可以减少掩膜版的数量，从而减少制备半导体器件100的步骤，还有利于减小半导体器件100的体积。在形成第二隔离区150之后，在第二隔离区150远离第一隔离区120一侧的衬底10表面注入P型离子，在第二隔离区150靠近第一隔离区120一侧的衬底10表面注入N型离子，P型离子在衬底10内部扩散的区域形成第二接触区142，N型离子在衬底10内部扩散的区域形成第一接触区141，如此，第一接触区141和第二接触区142之间形成PN结。在第一接触区141和第二接触区142之间设置第二隔离区150，可以提升阱区110和衬底10之间的击穿电压，从而能够提升多晶硅电阻40和衬底10之间的击穿电压。

本申请实施例中，半导体器件还包括：第二隔离区，通过将第二隔离区设置于第一接触区和的第二接触区之间，其中，一部分第二隔离区形成于衬底的表面，并从衬底的表面延伸至衬底的内部，另一部分第二隔离区形成于阱区的表面，并从阱区的表面延伸至阱区的内部，如此，相当于在阱区和衬底之间设置隔离区，可以提升阱区和衬底之间的击穿电压，从而能够提升多晶硅电阻和衬底之间的击穿电压。

本申请实施例还提供了一种芯片，包括上述任一实施例提供的半导体器件100。

示例性的，芯片可以包括至少一个半导体器件100，若芯片包括多个半导体器件100，半导体器件100之间的连接关系可能会串联也可能是并联，本申请实施例对此不作具体限制。一些实施例中，芯片可以包括半导体器件100和其他类型的半导体器件，例如，电容、电感、MOS管等，本申请实施例对此不作具体限制。

本申请实施例提供的芯片包括上述任一实施例提供的半导体器件100，具有上述实施例中半导体器件100的有益效果，这里不再赘述。

以上公开的仅为本申请的具体实施例，但是，本申请实施例并非局限于此，任何本领域的技术人员能思之的变化都应落入本申请的保护范围。

本申请描述的“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。本申请可以借助于包括有若干不同元件的硬件以及借助于适当编程的计算机来实现。在列举了装置若干的单元权利要求中，这些装置中的若干个单元可以是通过同一个硬件项来具体体现。第一、第二、以及第三等的使用不表示任何顺序，可将这些单词解释为名称。上述实施例中的步骤，除有特殊说明外，不应理解为对执行顺序的限定。

以上所述，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims

1.一种半导体器件，其特征在于，包括：

衬底，所述衬底中掺杂第一类型的离子；

第一氧化层，叠放于所述第一隔离区的表面；

2.根据权利要求1所述的半导体器件，其特征在于，还包括：

3.根据权利要求2所述的半导体器件，其特征在于，还包括：

4.根据权利要求3所述的半导体器件，其特征在于，还包括：

5.根据权利要求1-4任一项所述的半导体器件，其特征在于，所述第一氧化层为场氧化FOX层，所述第二氧化层为Resurf氧化层。

6.根据权利要求5所述的半导体器件，其特征在于，所述多晶硅电阻与所述第一隔离区之间的氧化层的厚度范围为1250A-1300A。

7.根据权利要求1-4任一项所述的半导体器件，其特征在于，所述第一类型为P型，所述第二类型为N型。

8.根据权利要求1-4任一项所述的半导体器件，其特征在于，所述第一类型为N型，所述第二类型为P型。

9.根据权利要求1-4任一项所述的半导体器件，其特征在于，所述第一隔离区为浅槽隔离STI区。

10.根据权利要求7所述的半导体器件，其特征在于，所述阱区为高压N型阱HVNW区。

11.根据权利要求9所述的半导体器件，其特征在于，所述第一隔离区的厚度范围为5800A-5900A。

12.一种芯片，其特征在于，包括权利要求1-11任一项所述的半导体器件。