CN214068711U - 集成电路 - Google Patents

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Abstract

本公开涉及集成电路。集成电路包括：半导体衬底；覆盖半导体衬底的绝缘层；覆盖绝缘层的第一导电类型的半导体层，半导体层包括纵向长度；覆盖半导体层、彼此间隔开的多个突起区域。多个突起区域中的每一个包括与半导体层的纵向长度相等的纵向长度。集成电路还包括在半导体层中的PN结序列，其中每个PN结位于相关联的突起区域的边缘处并从半导体层的上表面竖直延伸到绝缘层。根据本公开的集成电路减少了寄生PN结的影响以及二极管特性的不可预测性。

Description

集成电路
技术领域
本实用新型总体上涉及集成电路，并且在特定实施例中，涉及形成具有PN结的半导体器件的结构。
背景技术
半导体器件可以包括半导体衬底上集成的各种有源和无源器件。一个类型的无源器件是二极管。二极管包括PN结并用于许多半导体应用。二极管可以与其他组件(例如，晶体管、电容器、电阻器等)同时制造。
二极管可以被直接注入半导体衬底中。直接注入半导体衬底中的二极管可以包括寄生PN结，寄生PN结可以影响包括二极管的电路的行为。例如，在电路的启动和/或锁存期间可能会看到由于寄生PN结引起的影响。另一方面，掺杂剂扩散工艺也可以用于制造二极管。然而，用于掺杂剂扩散的掩模可能需要可能很难建立的严格对准。由于对准精度的变化而引起的缺陷可能导致二极管特性的不可预测性。
二极管制造工艺流程与其他工艺流程(例如，互补金属氧化物半导体(CMOS)工艺流程、电容器工艺流程、非易失性存储器(NVM)工艺流程以及其他工艺流程)的兼容性可能是所期望的，以便降低复杂性和成本和/或增加产量。附加地，还可能期望减少或消除寄生PN结的存在并改进对准精度，使得可以改进所制造的二极管的可预测性和性能。
实用新型内容
已知的解决方案具有较高的复杂性和成本，并且存在寄生PN结的影响。因此，需要一种集成电路至少部分地解决上述问题。
根据本公开的第一方面，提供了一种集成电路。该集成电路包括：半导体衬底；覆盖半导体衬底的绝缘层；覆盖绝缘层的第一导电类型的半导体层，半导体层包括纵向长度；覆盖半导体层、彼此间隔开的多个突起区域。多个突起区域中的每一个包括与半导体层的纵向长度相等的纵向长度。集成电路还包括在半导体层中的PN结序列，其中每个PN结位于相关联的突起区域的边缘处并从半导体层的上表面竖直延伸到绝缘层。
在一个实施例中，半导体层是多晶硅。
在一个实施例中，多个突起区域中的每个突起区域是多晶硅。
在一个实施例中，集成电路还包括：多个二极管，每个二极管包括PN结序列中的PN结、以及与第一导电类型的轻掺杂区域邻近的第一导电类型的重掺杂区域，第一导电类型的轻掺杂区域与第二导电类型的掺杂区域邻近。
在一个实施例中，突起区域中的每个突起区域的横向宽度基本相等，并且在约0.5μm至约0.9μm之间。
在一个实施例中，将多个突起区域中的邻近突起区域分离的每个距离在约0.5μm至约0.9μm之间。
在一个实施例中，集成电路还包括：被连接为整流器的多个二极管，多个二极管中的每个二极管包括PN结序列中的PN结。
在一个实施例中，整流器包括Graetz电桥。
根据本公开的集成电路减少了寄生PN结的影响以及二极管特性的不可预测性。
附图说明
从对本实用新型的构造方式和实施例以及附图的细读中，本实用新型的其他优点和特征将变得显而易见，本实用新型的构造方式和实施例不以任何方式进行限制，并且在附图中：
图1示出了包括二极管电桥的常规电子电路；
图2图示了根据本实用新型的一个实施例的在制造期间的包括半导体衬底的半导体器件。
图3图示了根据本实用新型的一个实施例的在制造期间并且在半导体衬底之上形成绝缘层之后的半导体器件；
图4图示了根据本实用新型的一个实施例的在制造期间并且在绝缘层之上形成半导体层之后的半导体器件；
图5图示了根据本实用新型的一个实施例的在制造期间并且在半导体层之上形成电介质层和导电层之后的半导体器件；
图6A和图6B图示了根据本实用新型的一个实施例的在制造期间并且在蚀刻堆叠之后的半导体器件，其中图6A图示了半导体器件的截面图，而图6B图示了半导体器件的俯视图；
图7A和图7B图示了根据本实用新型的一个实施例的在制造期间以及在蚀刻导电层和电介质层来形成突起区域之后的半导体器件，其中图7A图示了半导体器件的截面图，而图7B图示了半导体器件的俯视图；
图8A和图8B图示了根据本实用新型的一个实施例的在制造期间并且在形成第一注入掩模层之后的半导体器件；其中图8A图示了半导体器件的截面图，而图8B图示了半导体器件的俯视图；
图9A和图9B图示了根据本实用新型的一个实施例的在制造期间并且在形成第二注入掩模层之后的半导体器件；其中图9A图示了半导体器件的截面图，而图9B图示了半导体器件的俯视图；以及
图10A和图10B图示了根据本实用新型的一个实施例的示例半导体器件，其中图10A示出了半导体器件的截面图，而图10B示出了半导体器件的俯视图。
除非另外指出，否则不同附图中的对应附图标记通常指代对应部分。绘制附图以清楚地图示实施例的相关方面，并且附图不一定按比例绘制。附图中绘制的特征的边缘不一定指示特征范围的终止。
具体实施方式
根据本实用新型的一个实施例，制造半导体器件的方法包括同时蚀刻半导体层和导电层来形成被设置在绝缘层上的自对准二极管区域，其中半导体层具有第一导电类型。方法还包括穿过掩模层的第一开口进行蚀刻，以在半导体层上形成第一注入表面，并在半导体层之上形成包括导电层的导电材料的多个突起区域。方法还包括使用多个突起区域作为第一注入掩模的一部分，执行将具有第二导电类型的掺杂剂注入半导体层中的第一注入，以在半导体层中形成PN结序列，PN结序列形成二极管，二极管从半导体层的上表面竖直延伸到绝缘层。
根据本实用新型的一个实施例，制造集成电路的方法包括：在半导体衬底的表面之上形成绝缘层，绝缘层包括在半导体衬底的第一位置处的有源区域；形成具有第一导电类型并覆盖绝缘层的半导体层；在半导体层之上形成栅极电介质层；在栅极电介质层之上形成导电层；将半导体层、栅极电介质层和导电层同时图案化，以在绝缘层上、在半导体衬底的第二位置处形成自对准二极管区域。方法还包括：将导电层图案化，以在第一位置处形成覆盖浮置栅极的控制栅极，并且在第二位置处形成覆盖半导体层的突起区域；以及使用多个突起区域作为硬掩模，将第二导电类型的掺杂剂注入到半导体层的第一区中，使得在多个突起区域下方的交错区域保持掺杂有第一导电类型，以在半导体层中形成PN结序列，PN结序列形成二极管，其中二极管从半导体层的上表面竖直延伸到绝缘层。
下面详细讨论各种实施例的制造和使用。然而，应当理解，本文描述的各种实施例可应用于各种各样的特定情况。所讨论的特定实施例仅是制造和使用各种实施例的特定方式的例示，并且不应在有限的范围内进行解释。
发明人已发现，在使用其掺杂区域被直接注入半导体衬底中的二极管时会遇到反复出现的问题。这些不良影响可能是例如由于寄生PN结引起的，并且可能严重影响电路的启动或锁存。然后可能期望以简单且与其他工艺流程(例如，NVM技术)兼容的方式避免这些寄生效应。这样的兼容性可能与例如电容器工艺流程相反，电容器工艺流程可能具有附加的掩模步骤来提供与附加层的接触。
发明人还发现，常规二极管制造方法中的一些掺杂剂扩散工艺控制不佳。例如，在掺杂剂扩散工艺中使用的掩模可能具有有限的对准精度。掩模的对准缺陷可能导致使得二极管特性无法预测的缺陷。因此，期望降低对于掺杂工艺中使用的掩模的对准要求，同时仍保持工艺流程的兼容性。
本实用新型的构造方式和实施例涉及PN结二极管，并且在一些实施例中，涉及用于例如在集成电路中形成桥式整流器(Graetz电桥)的基于多晶硅的二极管，用于例如在非接触式电信技术中且并入例如非易失性存储器。
图1示出了适用于非接触式应用的常规电子电路CI，常规电子电路CI包括二极管电桥DBr(通常为Graetz电桥)，用于从电路的天线ANT1的端子AC0和AC1处存在的电压传递直流电压VDC，天线ANT1被耦合到读取器RD的天线ANT2。
在该申请中，电路CI包括锁存电路LTC，锁存电路LTC通常具有被适配用于存储数字数据元素的四个晶体管T2-T5。还示出了复位晶体管T1，复位晶体管T1由电路的处理装置COM所传递的信号TX来控制。
锁存器LTC形成在框形结构N-ISO中，框形结构N-ISO本身形成在半导体衬底PSUB中。晶体管T1-T3形成在框形结构PW中，框形结构PW本身形成在框形结构N-ISO中。不同掺杂的框形结构之间的界面形成二极管Dpwniso和Dnisopsub。
电流沿表示锁存器LTC中存储的数据元素的方向在天线ANT1中流动，使得可以由读取器RD读取该元素。
基于多晶硅的电桥DBr的二极管通常直接形成在衬底PSUB或框形结构N-ISO中，并且这可能会引入不期望的双极效应。
根据各种实施例，用于制造多个二极管的方法包括：同时蚀刻半导体层和导电层来形成自对准二极管区域，并且同时穿过掩模层中的第一开口和第二开口进行蚀刻来形成第一注入表面和第二注入表面；执行第一注入，以在第一注入表面处，将具有第二导电类型(例如，P型)的掺杂剂注入半导体层中，半导体层位于覆盖半导体的绝缘层上并由彼此间隔开的突起区域包覆，以在半导体层中形成PN结序列，PN结序列形成多个二极管，多个二极管延伸到突起区域边缘处的绝缘层。
可以有利地结合非易失性存储器的浮栅晶体管的浮置栅极的形成而形成的突起区域因此用作用于注入的硬掩模，从而使得可以清楚地界定PN结的位置并因此界定空间电荷区的尺寸，同时在无需提供这些掩模的严格对准的情况下，使用也可以用于制造非易失性存储器的常规注入掩模。
此外，结直到绝缘层的注入使得可以抑制与下层衬底的双极寄生效应。
附加地，由于在形成自对准二极管区域期间同时蚀刻半导体层和导电层，因此可以有利地使得突起区域的纵向尺寸自对准。通过同时形成第一注入表面和第二注入表面，也可以有利地以高精度来控制突起区域的横向尺寸。这样，可以有利地克服蚀刻掩模步骤的对准限制。此外，与常规方法相比，由于同时形成两个开口集合，因此可以去除掩模步骤，这可以有利地促进与其他工艺流程(例如，NVM技术)的兼容性。
尽管也可以在每个突出区域之间形成第二导电类型(例如，P型)的注入来从头到尾产生一系列二极管，但有利地是交替使用P型注入与N型注入，从而可以形成易于在Graetz电桥中使用的PN二极管。
因此，根据一些实施例，方法还包括执行第二注入，以在半导体层中注入具有第一导电类型(例如，N型)的掺杂剂，使得掺杂剂(例如，P型)的第一注入和掺杂剂(例如，N型)的第二注入在半导体层中分别限定相对于半导体层的其余部分过量掺杂有第二导电类型(例如，P+型)的第一区，以及相对于半导体层的其余部分过量掺杂有第一导电类型(例如，N+型)的第二区，第一区位于两个第二区之间，并与两个第二区分离半导体层分别位于两个邻近突起区域之下的两个交错区域，每个二极管形成在第一区和交错区域之间的结处。
根据一个实施例，第一区为P+导电类型，从而形成二极管的阳极，第二区为N+导电类型，从而连同交错区域而形成二极管的阴极，并且方法还包括在第一区和第二区上形成接触。
绝缘层可以是浅沟槽型，并且半导体层可以通过在绝缘层上沉积多晶硅并通过具有第一导电类型的掺杂剂注入而形成。
有利地，突起区域包括由栅极材料包覆的电介质层。
根据一个实施例，半导体层的形成与浮栅晶体管的浮置栅极的形成同时执行，而突起区域的形成与浮栅晶体管的控制栅格的形成同时执行。
根据各种实施例，集成电路包括：在包覆半导体衬底的绝缘层的顶部上，具有第一导电类型的半导体层；具有相等的横向和纵向尺寸并且在半导体层上彼此间隔开的突起区域，纵向尺寸与下层半导体层的对应尺寸相同；以及形成二极管的PN结序列，二极管在半导体层中延伸到突起区域边缘处的绝缘层。
根据一些实施例，集成电路在半导体层中包括相对于半导体层的其余部分过量掺杂有第二导电类型的第一区，以及相对于半导体层的其余部分过量掺杂有第一导电类型的第二区，第一区位于两个第二区之间，并且与这两个第二区分离半导体层分别位于两个邻近突起区域下方的两个交错区域，每个二极管形成在第一区和交错区域之间的结处，结形成二极管。
根据一个实施例，第一区为P+导电类型，从而形成二极管的阳极，第二区为N+导电类型，从而连同交错区域而形成二极管的阴极，并且第一区和第二区在其表面上还包括接触。
半导体层可以是多晶硅层。
突起区域可以包括由栅极材料包覆的电介质层。
有利地，一些二极管形成了Graetz桥式电流桥整流器。
根据一个实施例，其中集成电路还包括各自包括浮置栅极和控制栅极的浮栅晶体管，半导体层位于与浮栅晶体管的浮置栅极相同的层级处，并且突起区域位于与浮栅晶体管的控制栅极相同的层级处。
集成电路也可以包括具有浮栅晶体管的非易失性存储器。
换言之，本文描述的各种实施例涉及具有明确限定的横向和纵向尺寸并且与衬底完全绝缘的二极管。因此，可以有利地严格控制二极管的行为，并且不会出现由于二极管的掺杂区域和衬底之间的PN结而引起的寄生效应。
本文中描述的各种实施例还可以在无需添加附加掩模步骤的情况下，与使用和制造非易失性存储器(特别是包括浮栅晶体管的非易失性存储器)的技术约束有利地完全兼容。例如，如上所述的制造二极管的方法可以允许使用NVM阵列来制造二极管。还可以有利地实现二极管位置的灵活性(例如，将二极管放置在内部而不是在外围处)。
例如，所提出的实施例模式使得能够在不添加任何步骤的情况下并且特别地，在无需添加对于用于制造浮栅晶体管的对准至关重要的掩模步骤的情况下形成二极管。
此外，本文所述的实施例可以针对技术领域(特别是关于掺杂剂扩散区的控制)进行优化。
本文中描述的实施例还可以有利地使得可以减小二极管所占据的表面积。由于掩模步骤的对准限制，当使用多个掩模步骤来限定突起区域时，制造工艺可以限制用作硬掩模的突起区域的尺寸。以下实施例的制造过程可以使得突起区域的横向尺寸较小，这可以有利地减少表面积的使用和/或改进二极管的性能。
以下附图图示了用于形成包括一系列二极管的半导体器件的制造过程的实施例。图2-图5、图6A、图6B、图7A、图7B、图8A、图8B和图9A、图9B图示了根据本实用新型的实施例的半导体器件在制造的各个阶段期间的截面图。
图2图示了根据本实用新型的一个实施例的在制造期间的包括半导体衬底的半导体器件。参考图2，半导体衬底1可以是参考图1的衬底PSUB本身或在衬底中形成的框形结构(例如，再次参考图1，框形结构N-ISO)。
图3图示了根据本实用新型的一个实施例的在制造期间并且在半导体衬底之上形成绝缘层之后的半导体器件。参考图3，绝缘层3形成在半导体衬底1的表面上。绝缘层3可以例如通过用于形成浅绝缘沟槽的方法形成在半导体衬底1的表面上。
图4图示了根据本实用新型的一个实施例的在制造期间并且在绝缘层之上形成半导体层之后的半导体器件。参考图4，在绝缘层3上形成半导体层5(例如，以第一导电类型(例如，N型)掺杂的多晶硅层)。在用于制造非易失性存储器的常规方法中，该步骤可以与形成浮栅晶体管的多晶硅浮置栅极的步骤联合执行。
图5图示了根据本实用新型的一个实施例的在制造期间并且在半导体层之上形成电介质层和导电层之后的半导体器件。参考图5，在半导体层5的表面上形成电介质层7，并且在电介质层7的层之上形成导电层9。例如，根据用于制造非易失性存储器(在此期间形成浮栅晶体管的控制栅极)的常规方法，导电层9可以是诸如多晶硅层的半导体层，半导体层通常包括被多晶硅层包覆的电介质层。
控制栅极例如形成在与图5的截面正交的方向上延伸的条带中。控制栅极也可以根据任何其他栅极材料(例如，金属)形成。因此，在备选实施例中，导电层9可以利用金属层来替换。附加地，被称为“伪对象”的结构可以被添加到功能结构中，以避免例如在集成电路制造的某些步骤中可能有害的周期性中断。伪对象通常不具有任何补充功能。
图6A和图6B图示了根据本实用新型的一个实施例的在制造期间并且在蚀刻堆叠之后的半导体器件，其中图6A图示了半导体器件的截面图，而图6B图示了半导体器件的俯视图。
参考图6A和图6B，在导电层9之上沉积第一蚀刻掩模层31。使用与浮置栅极工艺共用的工艺，将导电层9、电介质层7和半导体层5图案化。该蚀刻是与非易失性浮置栅极蚀刻共用的，因此不需要附加的掩模。具体地，如图6B的俯视图所示，在绝缘层3上形成有包括半导体层5和导电层9的岛(即，自对准二极管区域35)。
自对准二极管区域35包括纵向尺寸L1，有利地，纵向尺寸L1等于半导体层5和导电层9两者。这样的自对准可以提供精确地限定二极管在自对准二极管区域35中形成的纵向尺寸的益处。相反，常规方法可能需要附加的掩模步骤，并且可能具有在半导体层和导电层之间可能有所不同的更大、变化更多的纵向尺寸。附加地，自对准二极管区域35可以具有任何合适的宽度，并且可以延伸越过所示特征的边界。
图7A和图7B图示了根据本实用新型的一个实施例的在制造期间并且在蚀刻导电层和电介质层以形成突起区域之后的半导体器件，其中图7A图示了半导体器件的截面图，而图7B图示了半导体器件的俯视图。
参考图7A和图7B，导电层9被图案化来形成突起区域51。具体地，在第二蚀刻掩模层32中同时形成多个开口。多个开口包括一个或多个第一开口6，并且还包括一个或多个第二开口8。有利地，在单个掩模步骤中形成将多个开口分离的突起区域51，从而使得突起区域51的突起区域宽度W1免受潜在对准误差的影响。
此外，第一开口6和第二开口8可以具有由第二蚀刻掩模层32的图案化过程限定的第一开口宽度W2和第二开口宽度W3并且因此也可以有利地避免潜在对准误差的影响。第一开口宽度W2和第二开口宽度W3可以相同或不同。还可以设想，单独第一开口的宽度可以彼此不同。类似地，单独第二开口的宽度也可以彼此不同。
突起区域51可以有利地是在制造浮栅晶体管的方法的上下文中指定的伪控制栅极。突起区域51可以通过穿过第一开口6和第二开口8蚀刻导电层9和电介质层7来形成。在一个实施例中，蚀刻过程包括多于一个的蚀刻步骤。突起区域51中的每个包括两个突起区域边缘53。突起区域边缘53限定了突起区域51的宽度W1。
如图8A、图8B、图9A和图9B所示，突起区域51被用作硬掩模，以在半导体层5中形成掺杂剂的注入。
图8A和图8B图示了根据本实用新型的一个实施例的在制造期间并且在形成第一注入掩模层之后的半导体器件，其中图8A图示了半导体器件的截面图，而图8B图示了半导体器件的俯视图。
参考图8A和图8B，第一注入掩模层33被形成并被图案化来限定第一注入表面10。第一注入掩模层33可以经受一定量的对准误差(如由W4定性地描绘)。有利地，由于注入掩模过程的限制而可能引入的对准误差不影响第一开口宽度W2，第一开口宽度W2限定第一注入表面10的横向尺寸。
第一注入表面10覆盖半导体层5位于两个突起区域51之间的部分，并且可以如图所示溢出到突起区域51的条带的一部分上。例如，对准误差W4可以使得突起区域51的部分暴露。因此，即使第一注入表面10相对于所指定的注入表面(即，半导体层5在两个突起区域51之间的表面)对准不良，也将通过突起区域51的突起区域边缘53精确且规则地界定所得到的注入区。因此，特别是在包括形成浮栅晶体管的方法中，第一注入40不需要补充的关键掩模步骤。这可以允许对注入表面的良好程度的控制，并且因此可以允许掺杂剂在半导体层5中的横向分布。
如图8B中示意性所示，执行第一注入40，以利用第二导电类型的第一掺杂剂来掺杂第一注入表面10。如图所示，在一个实施例中，第二导电类型是p型。备选地，第二导电类型也可以是n型。半导体层5中的第一掺杂剂浓度可以为高(p+)，以使得相对于在第一注入表面10处的半导体层5的掺杂(可以具有第一导电类型)被过掺杂。在第一掺杂剂与半导体层5相比是相反的导电类型的情况下，第一注入40可以是补偿掺杂过程。
图9A和图9B图示了根据本实用新型的一个实施例的在制造期间并且在形成第二注入掩模层之后的半导体器件，其中图9A图示了半导体器件的截面图，而图9B图示了半导体器件的俯视图。
参考图9A和图9B，第二注入掩模层34被形成并被图案化来限定第二注入表面13。第二注入掩模层34也可以经受一定量的对准误差(如由W5定性地描绘)。类似于第一注入，有利地，由于注入掩模过程的限制而可能引入的对准误差不影响第二开口宽度W3，第二开口宽度W3限定第二注入表面13的横向尺寸。
通过第一注入40在第一注入表面10下方形成第一注入区域11-11’。第一注入区域11-11’包括从第一注入表面10延伸的第一强掺杂区域11。由于掺杂剂扩散，第一注入区域11-11’还包括第一较深、掺杂程度较弱的区域11’。在一个实施例中，第一较深、掺杂程度较弱的区域11’延伸至绝缘层3。第一注入区域11-11’可以相对于剩余的半导体层5过掺杂。例如，第一注入区域11-11’中的掺杂剂浓度可以高100倍。
第二注入表面13覆盖半导体层5位于两个突起区域51之间的部分，并且可以如图所示溢出到突起区域51的条带的一部分上。例如，对准误差W5可以暴露突起区域51的部分。因此，类似于第一注入表面10，即使第二注入表面13相对于所指定的注入表面对准不良，也将通过突起区域51的突起区域边缘53精确且规则地界定所得到的注入区。因此，特别是在包括形成浮栅晶体管的方法中，第二注入43也不需要补充的关键掩模步骤。这可以允许对注入表面的良好程度的控制，并且因此可以允许掺杂剂在半导体层5中的横向分布。
如图9B中示意性所示，执行第二注入43，以利用第一导电类型的第二掺杂剂来掺杂第二注入表面13。如图所示，在一个实施例中，第一导电类型是n型。备选地，第一导电类型也可以是p型。半导体层5中的第二掺杂剂浓度可以为高(n+)，以在第二注入表面13处使得半导体层5过掺杂。
图10A和图10B图示了根据本实用新型的一个实施例的示例半导体器件，其中图10A示出了半导体器件的截面图，而图10B示出了半导体器件的俯视图。图10A和图10B的半导体器件可以使用本文中所图示和描述的实施例方法(例如，图2至图9B的一个或多个步骤)来形成。
参考图10A和图10B，通过第二注入43在第二注入表面13下方形成第二注入区域14-14’。第二注入区域14-14’包括从第二注入表面13延伸的第二强掺杂区域14。由于掺杂剂扩散，区域14-14’还包括第二较深、掺杂程度较弱的区域14’。在一个实施例中，第二较深、掺杂程度较弱的区域14’延伸至绝缘层3。
类似于第一注入区域11-11’，第二注入区域14-14’可以相对于剩余的半导体层5被过掺杂。具体地，半导体层5位于突起区域51下方的区域不被注入并形成交错区域12，交错区域12可具有比第一注入区域11-11’和第二注入区域14-14’更低的掺杂剂浓度。
可以有利地设计半导体层5的厚度和掺杂剂的注入深度，使得第一注入40的第一掺杂剂和/或第二注入43的第二掺杂剂在半导体层5的整个厚度上扩散，直至绝缘层3。因此，第一注入区域11-11’和交错区域12之间的PN结延伸到绝缘层3，并且位于半导体层5中的突起区域边缘53的边缘上。因此，二极管D1、D2、D3可以有利地与半导体衬底1完全绝缘。
由于掺杂剂注入不是各向同性的，因此术语“突起区域边缘”表示与半导体层5中的突起区域的轮廓的几何投影邻近或接近的区域。
因此，第一注入区域11-11’形成阳极区域，第二注入区域14-14’与交错区域12形成三个二极管D1、D2、D3的阴极区域。因此，例如，在通过自对准硅化半导体层5的未被间隔区(spacer)15覆盖的区而形成间隔区15之后，形成阴极17和阳极19。还形成阴极接触21和阳极接触23，以与阴极17和阳极19分别电接触。例如，阴极接触21和阳极接触23可以是金属接触。
穿过自对准二极管区域35，阴极17和阳极19由纵向尺寸L1精确地纵向限定。类似地，由于使用在单个掩模步骤中形成的突起区域51作为注入期间的硬掩模，因此阴极17和阳极19由横向尺寸W1、W2、W3精确地横向限定。即，二极管的纵向和横向尺寸在很小对准误差或没有对准误差的情况下被限定。
有利地，由于提高的精度，可以减小突起区域51的宽度W1。在各种实施例中，宽度W1在约0.5μm至约0.9μm之间，并且在一个实施例中为约0.7μm。宽度W2和W3可以类似地减小。例如，在一个实施例中，宽度W1、W2、W3可以基本相等，并且均约为0.7μm。在另一实施例中，宽度W1、W2、W3均为约0.5μm。
纵向尺寸L1可以比宽度W1、W2、W3大得多。在各种实施例中，纵向尺寸L1在约150μm至约500μm之间，并且在一个实施例中为约200μm。
每两个位于突起区域51的两个条带之间的区域中的一个区域被掺杂有第一导电类型，而另一个被掺杂有第二导电类型。因此，形成了三个二极管D1、D2、D3。但是，根据给定应用的特定设计细节，可以存在更多或更少的二极管。
附加地，至少一个阴极区域(即，第二注入区域14-14’)对于两个不同的二极管(例如，二极管D1和D2)可以是共用的，并且位于两个相应阳极区域(即，第一注入区域11-11’)之间。而且，至少一个阳极区域可以对于两个不同的二极管(例如，二极管D2和D3)是共用的，并且位于两个相应阴极区域之间。
具有公共电极的该配置对于构造Graetz电桥类型的二极管电桥(具有对于两个二极管共用的阳极节点和对于两个二极管共用0的阴极节点)可能是有利的。
尽管已参考例示性实施例描述了本实用新型，但是该描述并非旨在以限制性的意义来解释。参考说明书，例示性实施例以及本实用新型的其他实施例的各种修改和组合对于本领域技术人员将是显而易见的。例如，对于第二注入43，以与第一注入40类似的方式，注入具有第二导电类型的掺杂剂是可行的，从而在注入区和交错区之间形成头尾相接的一系列二极管，各个阴极可以经由在除了附图的平面以外的平面中延伸的接触而电连接。因此，意图是所附权利要求涵盖任何这样的修改或实施例。
此处总结了本实用新型的示例实施例。从说明书的整体以及本文提交的权利要求书中也可以理解其他实施例。
示例1.一种制造半导体器件的方法，方法包括：同时蚀刻半导体层和导电层来形成被设置在绝缘层上的自对准二极管区域，半导体层具有第一导电类型；穿过掩模层的第一开口进行蚀刻，以在半导体层上形成第一注入表面，并在半导体层之上形成包括导电层的导电材料的多个突起区域；以及使用多个突起区域作为第一注入掩模的一部分，执行将具有第二导电类型的掺杂剂注入到半导体层中的第一注入，以用于在半导体层中形成PN结序列，PN结序列形成二极管，二极管从半导体层的上表面竖直延伸到绝缘层。
示例2.根据示例1所述的方法，其中半导体层是多晶硅。
示例3.根据示例1或2中的一项所述的方法，其中导电层是多晶硅。
示例4.根据示例1至3中的一项所述的方法，其中第一开口的宽度在约0.5μm至约0.9μm之间。
示例5.根据示例1至4中的一项所述的方法，还包括：穿过掩模层的第二开口进行蚀刻，以在半导体层上形成第二注入表面，其中穿过第二开口进行蚀刻与穿过第一开口进行蚀刻同时执行；以及使用多个突起区域作为第二注入掩模的一部分，执行将具有第一导电类型的掺杂剂注入到半导体层中的第二注入，使得每个二极管包括与第一导电类型的轻掺杂区域邻近的第一导电类型的重掺杂区域，第一导电类型的轻掺杂区域与第二导电类型的掺杂区域邻近。
示例6.根据示例1至5中的一项所述的方法，其中多个突起区域中的每一个的宽度在约0.5μm至约0.9μm之间。
示例7.一种制造集成电路的方法，方法包括：在半导体衬底的表面之上形成绝缘层，绝缘层包括在半导体衬底的第一位置处的有源区域；形成具有第一导电类型并覆盖绝缘层的半导体层；在半导体层之上形成栅极电介质层；在栅极电介质层之上形成导电层；将半导体层、栅极电介质层和导电层同时图案化，以在绝缘层上、在半导体衬底的第二位置处形成自对准二极管区域；将导电层图案化，以在第一位置处形成覆盖浮置栅极的控制栅极，并且在第二位置处形成覆盖半导体层的突起区域；以及使用多个突起区域作为硬掩模，将第二导电类型的掺杂剂注入到半导体层的第一区中，使得在多个突起区域下方的交错区域保持掺杂有第一导电类型，以在半导体层中形成PN结序列，PN结序列形成二极管，二极管从半导体层的上表面竖直延伸到绝缘层。
示例8.根据示例7所述的方法，其中半导体层是多晶硅。
示例9.根据示例7或8中的一项所述的方法，其中导电层是多晶硅。
示例10.根据示例7至9中的一项所述的方法，其中将多个突起区域中的邻近突起区域分离的每个距离在约0.5μm至约0.9μm之间。
示例11.根据示例7至10中的一项所述的方法，还包括：使用多个突起区域作为硬掩模，将第一导电类型的掺杂剂注入到半导体层的第二区中，半导体层的第二区比交错区域更重地掺杂。
示例12.根据示例7至11中的一项所述的方法，其中将导电层图案化以形成多个突起区域包括：在掩模层中同时形成第一开口和第二开口，第一开口直接覆盖第一区，并且第二开口直接覆盖第二区。
示例13.一种集成电路，包括：半导体衬底；覆盖半导体衬底的绝缘层；覆盖绝缘层的第一导电类型的半导体层，半导体层包括纵向长度；覆盖半导体层、彼此间隔开的多个突起区域，多个突起区域中的每一个包括与半导体层的纵向长度相等的纵向长度；以及在半导体层中的PN结序列，每个PN结位于相关联的突起区域的边缘处并从半导体层的上表面竖直延伸到绝缘层。
示例14.根据示例13所述的集成电路，其中半导体层是多晶硅。
示例15.根据示例13或14中的一项所述的集成电路，其中多个突起区域中的每一个是多晶硅。
示例16.根据示例13至15中的一项所述的集成电路，还包括多个二极管，每个二极管包括PN结序列中的PN结以及与第一导电类型的轻掺杂区域邻近的第一导电类型的重掺杂区域，第一导电类型的轻掺杂区域与第二导电类型的掺杂区域邻近。
示例17.根据示例13至16中的一项所述的集成电路，其中每个突起区域的横向宽度基本相等并且在约0.5μm至约0.9μm之间。
示例18.根据示例13至17中的一项所述的集成电路，其中将多个突起区域中的邻近突起区域分离的每个距离在约0.5μm至约0.9μm之间。
示例19.根据示例13至18中的一项所述的集成电路，还包括连接为整流器的多个二极管，多个二极管中的每一个包括PN结序列中的PN结。
示例20.根据示例13至19中的一项所述的集成电路，其中整流器包括Graetz电桥。

Claims (8)

1.一种集成电路，其特征在于，包括：
半导体衬底；
覆盖所述半导体衬底的绝缘层；
覆盖所述绝缘层的第一导电类型的半导体层，所述半导体层包括纵向长度；
覆盖所述半导体层、彼此间隔开的多个突起区域，所述多个突起区域中的每个突起区域包括与所述半导体层的所述纵向长度相等的纵向长度；以及
在所述半导体层中的PN结序列，每个PN结位于相关联的突起区域的边缘处，并从所述半导体层的上表面垂直延伸到所述绝缘层。
2.根据权利要求1所述的集成电路，其特征在于，所述半导体层是多晶硅。
3.根据权利要求1所述的集成电路，其特征在于，所述多个突起区域中的每个突起区域是多晶硅。
4.根据权利要求1所述的集成电路，其特征在于，还包括：
多个二极管，每个二极管包括所述PN结序列中的PN结、以及与所述第一导电类型的轻掺杂区域邻近的所述第一导电类型的重掺杂区域，所述第一导电类型的所述轻掺杂区域与第二导电类型的掺杂区域邻近。
5.根据权利要求1所述的集成电路，其特征在于，所述突起区域中的每个突起区域的横向宽度基本相等，并且在约0.5μm至约0.9μm之间。
6.根据权利要求1所述的集成电路，其特征在于，将所述多个突起区域中的邻近突起区域分离的每个距离在约0.5μm至约0.9μm之间。
7.根据权利要求1所述的集成电路，其特征在于，还包括：
被连接为整流器的多个二极管，所述多个二极管中的每个二极管包括所述PN结序列中的PN结。
8.根据权利要求7所述的集成电路，其特征在于，所述整流器包括Graetz电桥。
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