KR100349376B1 - 트렌치 측벽을 채널층으로 사용하는 트렌치 트랜지스터의제조 방법 - Google Patents

Abstract

본 발명은 트렌치의 측벽을 채널로 사용하는 트렌치 트랜지스터의 제조 방법에 있어서, 실리콘 기판 상에 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 실리콘 기판 저면에 질화막을 증착한 뒤에 이를 식각하여 트렌치의 측벽에 트렌치 스페이서를 형성하는 단계와, 상기 트렌치 스페이서를 배리어막으로 하여 실리콘 기판과 트렌치 하부 영역에 각각 소자 분리막을 형성하는 단계와, 상기 트렌치 내부의 한 쪽 측벽에 P 형 불순물 이온을 주입하여 P 웰을 형성하고, 다른 쪽 측벽에 N 형 불순물 이온을 주입하여 N 웰을 형성하는 단계와, 상기 P 웰과 N 웰이 형성된 트렌치 측벽에 불순물 이온을 주입하여 각각 채널 영역을 형성하는 단계와, 상기 트렌치를 포함한 실리콘 기판 저면에 게이트 산화막을 형성한 후에, 트렌치 영역이 덮이도록 게이트용 도전막을 증착하고, 일정 부분 식각하여 게이트 전극을 형성하는 단계와, 게이트 전극이 형성되지 않은 트렌치 측벽에 저농도 불순물 이온을 주입하여 저농도 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 전극의 측면에 게이트용 스페이서를 형성한 후에 고농도 불순물 이온을 주입하여 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 전극이 덮이도록 실리콘 기판 상에 층간 절연막을 증착한 후에, 상기 게이트 전극과 접촉되도록 연결 배선을 형성하는 단계를 포함한다.

Description

트렌치 측벽을 채널층으로 사용하는 트렌치 트랜지스터의 제조 방법{METHOD OF FORMING TRENCH TRANSISTOR OR INTEGRATED CIRCUIT USING TRENCH SIDEWALL AS A CHANNEL}

본 발명은 반도체 집적 회로(Integrated Circuit: IC)의 제조 방법에 관한 것으로, 보다 구체적으로는 트렌치(Trench)의 측벽을 채널층으로 사용하는 트렌치 트랜지스터의 제조 방법에 관한 것이다.

단순한 트랜지스터로부터 초고집적 회로(Very Large Scale Integration: VLSI)의 반도체 소자가 발달해감에 따라 제작 비용이나 성능 등 많은 부분에서 큰 발전을 이루어왔다. 이러한 발전이 가능했던 이유 중의 하나가 회로 소자의 크기를 감소시킬 수 있었던 이유에 있다.

이러한 회로 소자의 가장 기본적인 것이 MOS 트랜지스터(Metal Oxide Semiconductor Transistor) 또는 IGFET(Insulated-Gate Field Effect Transistor) 등의 고집적 소자이다. 특히, 상기와 같은 MOS 트랜지스터의 크기를 감소시킬수록 더욱 정밀하고, 집적도가 높은 회로를 제조하는 것이 가능해진다.

그런데, 상기와 같이 MOS 트랜지스터의 크기를 감소시키는데 있어서 발생하는 한계는, 채널 폭의 크기를 줄이는데 있어서 나타나는 한계에 기인한다. MOS 트랜지스터에서 소오스(Source) 영역과 드레인(Drain) 영역 사이의 채널은 디지털 동작 등의 특정 동작을 수행하기 위하여 비전도성 또는 전도성을 갖도록 형성되는데, 채널 폭이 점차로 감소할수록 정밀한 제조의 어려움 또는 작은 오염 물질에 의하여채널층을 쇼트시켜서, 소자의 정상적인 동작을 저해하는 원인이 되기도 한다.

더욱이, 트랜지스터의 채널폭은 반도체 소자의 중요한 전기적 특성을 결정짓는 요인으로 작용하는데, 그 중의 하나가 게이트 전압이 인가된 상태에서 소오스 드레인 사이의 전류 크기를 결정짓는 트랜스 컨덕턴스(Transconductance)이다. 상기 트랜스 컨덕턴스가 증가할수록 트랜지스터가 스위칭되는 속도가 증가하기 때문에, 바람직한 전기적 특성을 갖는 반도체 소자를 제조하기 위해서는 집적 회로 내에 설치된 각 트랜지스터의 채널이 제대로 조절될 수 있도록 형성되어야 한다.

그러나, 반도체 기판 상에 수평으로 구성되는 트랜지스터는 소오스 영역과 드레인 영역을 분리하는 채널층이 반도체 기판 영역에서 큰 부분을 차지하기 때문에 반도체 소자의 크기를 줄이는 것을 어렵게 한다.

오늘날의 집적 회로는 수 백만 개의 트랜지스터와 수 백만 개의 메모리 셀로 이루어지는데, 수평 형태로 트랜지스터를 구성하는 경우에는 하나의 집적 회로 내에 배치되는 트랜지스터의 수에 한계가 있다.

따라서, 트랜지스터를 수직 형태로 구성함으로써, 수평 형태의 트랜지스터보다 차지하는 면적을 감소시킬 수 있는 방법에 제안되었다. 그런데, 이러한 방법은 실제로 반도체 기판 상에 구현하기가 어렵고, 작은 면적 내의 논리 소자 또는 메모리 셀과 콘택 또는 연결 배선을 형성하기 어렵다.

따라서, 제조가 용이하고, 작은 기판 상에 설계하기가 쉬우며, 보다 고집적도로 구성할 수 있도록 새로운 형태의 트랜지스터가 요구된다.

도 1a 내지 도 1h는 상기한 목적을 달성하기 위하여, 수직 형태로 채널을 형성하는 종래의 트렌치 트랜지스터의 제조 방법을 설명하기 위한 각 공정별 단면도를 도시한 것이다. 상기 도 1a 내지 도 1h는 PMOS 트랜지스터와 NMOS 트랜지스터가 동시에 형성되는 경우를 나타낸 것으로, 이를 참조하여 종래의 트렌치 트랜지스터의 제조 방법을 살펴보면 다음과 같다.

먼저, 도 1a와 같이, P 형 실리콘 기판(10) 상에 일정 부분에 N 형 불순물 이온을 주입하여, NMOS 트랜지스터의 드레인 전극으로 작용할 N 형 확산층(11)을 형성한다.

그 후에, 도 1b와 같이, 상기 P 형 실리콘 기판(10)과 확산층(11)의 표면을 세척한 후에 실리콘 기판(10)과 N 형 확산층(11) 표면에 실리콘 에피층(12)을 성장시킨다. 이 때, 성장된 실리콘 에피층(12)은 실리콘 기판(10)과 유사하거나 동일한 성분을 갖는다.

그런 다음, 도 1c와 같이, 실리콘 에피층(12)의 일부 표면에 P 형 불순물을 주입하여, N 형 확산층(11) 상에 PMOS 트랜지스터의 드레인 영역으로 작용할 P 형 확산층(13)을 형성한다. 이렇게 하여, NMOS 트랜지스터와 PMOS 트랜지스터의 드레인 전극이 서로 접촉되도록 한다.

그리고 나서, 도 1d와 같이, P 형 확산층(13) 및 실리콘 기판(10) 상에 두텁게 실리콘 에피층(14)을 성장시킨다. 이 경우에도, 상기 실리콘 에피층(14)은 하부의 실리콘 기판(10)과 유사한 성분을 갖도록 할 수 있다.

그 후에, 도 1e와 같이 PMOS 트랜지스터가 형성될 영역에 N-형 불순물 이온을 주입하여, N 웰(15)을 형성한다. 이 때, 형성되는 N 웰(15)은 하부의 드레인 영역인 P-형 확산층(13)과 접촉되도록 한다.

다음으로, 도 1f와 같이, N 형 확산층(11)과 P 형 확산층(13) 및 N 웰(15)에 인접하도록 트렌치(16)를 형성한다. PMOS 트랜지스터와 NMOS 트랜지스터가 직렬로 연결된 CMOS 트랜지스터를 형성하는 경우에, 상기 트렌치(16)는 후에 도전막이 형성되어 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트 전극에 이어지도록 형성된다.

그 후에, 도 1g와 같이, 트렌치(16)를 포함한 기판 저면에 게이트 산화막(17)을 형성하고, PMOS 트랜지스터와 NMOS 트랜지스터가 형성된 트렌치(16)의 양쪽 측벽에 트렌치 스페이서(18)를 형성한다.

그리고 나서, 도 1h와 같이, 트렌치가 덮이도록 플러그(19)를 형성하고, N 형 불순물을 주입하여 NMOS 트랜지스터의 소오스 영역(21) 및 P 형 불순물을 주입하여 PMOS 트랜지스터의 소오스 영역(20)을 차례로 형성한다.

후에, 상기 트렌치 측벽의 스페이서(18)가 게이트 전극과 접촉되고, NMOS 트랜지스터의 소오스 영역(21)에 접지 전원과 콘택되는 연결 배선 및, PMOS 트랜지스터의 소오스 영역(20)에 전원 전압과 콘택되는 연결 배선이 각각 형성되면 상기 PMOS 트랜지스터와 NMOS 트랜지스터는 CMOS 트랜지스터로서 형성되는 것이다.

상기와 같은 구조의 트렌치 트랜지스터는 상부와 하부에 형성된 소오스 및 드레인 영역 사이에 수직으로 채널이 형성되고, PMOS 트랜지스터와 NMOS 트랜지스터의 드레인 전극이 서로 접촉되도록 형성된다.

따라서, 수평 형태로 트랜지스터를 형성하는 경우보다 집적도를 증가시킬 수있어서 고집적도를 갖는 메모리 소자를 제조하기 용이하다는 이점이 있다. 그러나, 소오스/드레인 영역 및 채널이 수직 형태를 이루고 있기 때문에, 각 영역에 연결되는 배선을 형성하기가 어렵고, 서로 인접한 PMOS 트랜지스터와 NMOS 트랜지스터의 드레인 영역을 정확한 형태로 한정하기 어려우며, 인접한 서로 다른 불순물 영역 사이의 접합에 의하여, 반도체 소자의 정밀한 동작을 제어하기 곤란한 점이 있다.

상기한 문제점을 해결하기 위하여, 본 발명은 트렌치 내부에 게이트 전극용 도전막을 형성하고, 트렌치 측벽에 채널을 형성함으로써 고집적도의 반도체 소자를 제조할 수 있는 트렌치 트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.

또한, 본 발명은 소오스/드레인 영역을 수평 방향으로 형성함으로써 연결 배선의 형성을 용이하게 하고, 게이트 전극의 오버랩(Overlap) 마진을 증가시켜서 누설 전류를 감소시킬 수 있는 트렌치 트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1h는 종래의 트렌치 트랜지스터의 제조 방법을 나타내기 위한 각 공정별 단면도,

도 2는 일반적인 CMOS 인버터의 회로도,

도 3a 내지 도 3e는 본 발명의 실시예에 따른 트렌치 트랜지스터의 제조 방법을 나타내기 위한 각 공정별 단면도,

도 4는 상기 도 3e의 트렌치 트랜지스터의 평면도.

(도면의 주요 부분에 대한 부호의 명칭)

30: 실리콘 기판 31: 트렌치

32: 트렌치 스페이서 33: 소자 분리막

34: 게이트 산화막 35: 게이트 전극

36: 게이트 스페이서 37: 층간 절연막

38: 연결 배선

PMOS: PMOS 트랜지스터 NMOS: NMOS 트랜지스터

41: 소자 분리막 42: 게이트 산화막

43: 게이트 전극 44: 연결 배선

상기한 목적을 달성하기 위하여, 본 발명의 트렌치 트랜지스터의 제조 방법은 실리콘 기판 상에 트렌치형 소자 분리막을 만들기 위하여 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 실리콘 기판 저면에 질화막을 증착한 뒤에 이를 식각하여 트렌치의 측벽에 스페이서를 형성하는 단계와, 상기 트렌치 스페이서를 배리어막으로 하여 실리콘 기판과 트렌치 하부 영역에 각각 소자 분리막을 형성하는 단계와, 상기 트렌치 내부의 측벽에 불순물 이온을 주입하여 P 웰과 N 웰, 채널 영역을 각각 형성하는 단계와, 상기 트렌치를 포함한 실리콘 기판 저면에 게이트 산화막을 형성한 후에, 트렌치 영역이 덮이도록 게이트용 도전막을 증착하고, 일정 부분 식각하여 게이트 전극을 형성하는 단계와, 게이트 전극이 형성되지 않은 트렌치 측벽에 저농도 불순물 이온을 주입하여 저농도 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 전극의 측면에 게이트용 스페이서를 형성한 후에 고농도 불순물 이온을 주입하여 소오스/드레인 영역을 완성하는 단계와, 상기 게이트 전극이 덮이도록 실리콘 기판 상에 층간 절연막을 증착한 후에, 상기 게이트 전극과 접촉되도록 연결 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 트렌치 내부의 측벽에 불순물을 이온 주입하는 단계는 상기 트렌치 측벽에 비스듬히 불순물을 주입하는 것을 특징으로 한다.

상기 게이트용 도전막은 실리콘 기판 상의 소자 분리막 상부에 일정 부분이 남도록 형성하는 것을 특징으로 한다.

상기 소오스/드레인 영역은 게이트 전극이 형성되지 않은 트렌치 영역의 측벽에 불순물 이온을 주입하여 형성하는 것을 특징으로 한다.

이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.

본 발명은 트렌치 내부의 측벽에 수직 방향으로 채널을 형성하고, 소오스/드레인 영역은 실리콘 기판과 동일한 평면 방향으로 형성함으로써, 반도체 소자의 집적도를 향상시키고, 공정을 보다 용이하게 한다.

본 발명은 게이트 전극이 서로 연결된 구조의 반도체 소자, 예를 들어 CMOS 인버터 또는 SRAM(Static Random Access Memory) 소자에 적용 가능한데, 하기에서는 CMOS 인버터를 제조하는 경우를 예로 들어 설명하고자 한다.

도 2는 PMOS 트랜지스터와 NMOS 트랜지스터가 직렬로 연결된 CMOS 트랜지스터의 회로도를 도시한 것이다. 도 2를 참조하면, CMOS 트랜지스터는 소오스 단자가 전원 전압(Vcc)에 연결된 PMOS 트랜지스터(PMOS)와 소오스 단자가 접지 전원(Vss)에 연결된 NMOS 트랜지스터(NMOS)의 드레인이 서로 연결되어 있는데, 게이트 전극을 통하여 각각 입력 신호(Input)를 제공받는다. 그리고, 출력 신호(Output)는 서로 연결된 드레인 단자를 통해서 출력한다.

도 3a 내지 도 3e는 본 발명의 실시예에 따른, 상기 도 2의 CMOS 인버터 제조 방법을 설명하기 위한 각 공정별 단면도를 도시한 것이다.

먼저, 도 3a에 도시된 바와 같이, 실리콘 기판(30) 상에 일정 폭을 갖는 트렌치(31)를 형성한다. 상기 트렌치(31)는 형성 과정에서 약간 기울어진 테이퍼(Taper) 형태로 이루어지며, 바닥 부분은 약간 굴곡지게 형성된다. 상기와 같이 테이퍼 형태로 이루어진 트렌치(31)의 측벽은 채널층으로 사용된다.

그 후에, 도 3b에 도시된 바와 같이, 질화막을 일정 두께로 증착한 뒤에 블랭킷(Blanket) 식각 공정을 통하여 트렌치(31)의 측벽 부분에 트렌치 스페이서(32)를 형성한다. 상기 트렌치 스페이서(32)는 윗 부분이 얇고, 아랫 부분이 두텁게 형성되도록 한다.

그런 다음, 도 3c에 도시된 바와 같이, 상기 트렌치 스페이서(32)를 배리어막으로 하여 트렌치 하부 및 상부에 각각 소자 분리막(33A, 33B)을 형성한다. 이 때, 상기 트렌치 스페이서(32)에 의하여 트렌치 하부의 소자 분리막(33B)은 버즈빅(Bird's beak) 현상이 줄어들고, 트렌치 상부의 소자 분리막(33A)은 충분히 두텁게 형성되어 게이트의 엔드 캡(End-cap) 마진을 확보할 수 있다.

후에, 트렌치 스페이서(32)를 제거하고, 트렌치 측벽에 불순물 이온을 주입하여 PMOS 트랜지스터의 N 웰과, NMOS 트랜지스터의 P 웰을 형성한다. 이 때, 인(P)이나 보론(B) 등의 불순물 이온이 트렌치 측벽에 용이하게 주입되도록 약간 기울여서 주입하도록 한다. N 웰과 P 웰을 형성한 후에, 상기와 동일한 방식으로 불순물 이온을 주입하여, PMOS 트랜지스터 및 NMOS 트랜지스터의 채널층(도면에 도시되지 않음)을 형성한다.

그리고 나서, 도 3d에 도시된 바와 같이, 트렌치 전면에 게이트 산화막(34)을 형성한 후에, 게이트 전극용 도전막을 일정 두께로 증착하고, 리소그라피 공정을 통하여 게이트 전극(35)을 형성한다. 이 때, 상기 게이트 전극(35)은 엔드 캡 부분이 트렌치 상부에 형성된 소자 분리막(33A)의 위에 올라가도록 하여, 오버랩 마진을 확보함으로써 누설 전류를 감소시키도록 한다. 그런 다음, 게이트 전극(35)이 형성되지 않은 트렌치 영역에 저농도 불순물 이온을 주입하여, 저농도 소오스/드레인 영역(도면에 도시되지 않음)을 형성한다. 그리고 나서, 트렌치 상부의 게이트 전극(35)에 게이트 스페이서(36)를 형성하고, 상기 게이트 스페이서(36)를 배리어막으로 하여 고농도 불순물 이온을 주입함으로써, 고농도 소오스/드레인 영역(도면에 도시되지 않음)을 형성한다.

상기에서, 저농도 소오스/드레인 영역 및 고농도 소오스/드레인 영역을 형성하는 경우에도, 채널층을 형성하는 경우와 동일하게 트렌치 측벽에 불순물이 용이하게 주입되도록 약간 기울여서 불순물 이온을 주입한다.

그런 다음, 도 3e에 도시된 바와 같이, 게이트 전극(35)이 덮이도록 실리콘 기판(30) 상에 층간 절연막(37)을 형성하고, 상기 게이트 전극(35) 및 소오스/드레인 영역과 접촉되도록 연결 배선(38)을 형성하여 CMOS 인버터를 완성한다.

도 4는 상기와 같은 방법으로 형성된 CMOS 인버터의 평면도를 도시한 것이다. 도 4를 참조하면, 실리콘 기판의 전면에 형성된 소자 분리막(41)에서 일직선 형태로 트렌치가 형성되고, 트렌치는 모두 게이트 산화막(42)을 덮여진다. 상기 도 4에서는 PMOS 트랜지스터와 NMOS 트랜지스터가 연결되는 CMOS 인버터 구조를 나타낸 것으로, PMOS 트랜지스터와 NMOS 트랜지스터의 게이트 단자가 서로 연결되도록 게이트 전극(43)이 형성된다. 그리고, 게이트 전극(43)이 형성되지 않은 트렌치 영역은 각각 PMOS 트랜지스터와 NMOS 트랜지스터의 소오스/드레인 영역으로 된다.

그 후에, 게이트 전극(43) 및 소오스/드레인 영역과 접촉되도록 연결 배선(44)이 각각 형성되는데, CMOS 인버터의 경우에는 PMOS 트랜지스터와 NMOS 트랜지스터의 드레인 전극이 서로 연결되도록 금속 배선(Output)이 형성된다. 그리고, 게이트 전극(43)은 입력 신호를 제공받기 위하여 입력 배선(Input)이 연결되고, PMOS 트랜지스터의 소오스 단자와 NMOS 트랜지스터의 소오스 단자는 각각 전원 전압(Vcc)용 배선과 접지 전원(Vss)용 배선에 이어진다.

상기와 같이 트렌치 측벽을 채널층으로 형성함으로써, 채널의 폭을 줄이고 그에 따라 고집적도를 갖는 반도체 소자를 형성할 수 있도록 한다. 또한, 본 발명에서는 소오스/드레인 영역을 수직 형태로 설계하지 않고, 채널층과 동일하게 트렌치 측벽에 형성하여, 연결 배선 및 제조 공정을 간단하게 진행할 수 있도록 한다.

상기에서는 드레인 단자가 서로 연결된 CMOS 인버터의 경우를 예로 들어 설명하였으나, 드레인 단자는 서로 연결되지 않도록 형성하는 것이 가능하다.

따라서, 게이트 단자가 서로 연결된 반도체 소자 및 메모리 셀의 경우에는 본 발명의 제조 방법을 적용할 수 있다.

이상에서 자세히 설명한 바와 같이, 본 발명의 트렌치 트랜지스터의 제조 방법에 따르면, 트렌치 측벽을 이용하여 채널층을 수직 형태로 형성함으로써 보다 집적도가 높은 반도체 소자를 제조할 수 있다.

또한, 소오스/드레인 영역은 게이트 전극이 형성되지 않은 트렌치 측벽을 이용하여 형성함으로써, 수직 형태로 형성된 경우보다 연결 배선 등의 제조 공정을 용이하게 진행할 수 있는 장점이 있다.

또한, 게이트 전극의 엔드-캡 부분을 기판 상부에 충분히 올라가도록 하여, 오버랩 마진을 확보함으로써 누설 전류를 감소시키고 반도체 소자의 전기적 특성을 향상시킬 수 있다.

이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

1. 실리콘 기판 상에 얕은 트렌치를 형성하는 단계;

   상기 트렌치를 포함한 실리콘 기판 저면에 질화막을 증착한 뒤에 이를 식각하여 트렌치의 측벽에 트렌치 스페이서를 형성하는 단계;

   상기 트렌치 스페이서를 배리어막으로 하여 실리콘 기판 및 트렌치의 하부 영역에 각각 소자 분리막을 형성하는 단계;

   상기 트렌치 내부의 한 쪽 측벽에 P 형 불순물 이온을 주입하여 P 웰을 형성하고, 다른 쪽 측벽에 N 형 불순물 이온을 주입하여 N-웰을 형성하는 단계;

   상기 P 웰과 N 웰이 형성된 트렌치 측벽에 각각 불순물 이온을 주입하여 채널 영역을 형성하는 단계;

   상기 트렌치를 포함한 실리콘 기판 저면에 게이트 산화막을 형성한 후에, 트렌치 영역이 덮이도록 게이트용 도전막을 증착하고, 일정 부분 식각하여 게이트 전극을 형성하는 단계;

   게이트 전극이 형성되지 않은 트렌치 측벽에 저농도 불순물 이온을 주입하여 저농도 소오스/드레인 영역을 형성하는 단계;

   상기 게이트 전극의 측면에 게이트용 스페이서를 형성한 후에 고농도 불순물 이온을 주입하여 소오스/드레인 영역을 형성하는 단계; 및

   상기 게이트 전극이 덮이도록 실리콘 기판 상에 층간 절연막을 증착한 후에, 상기 게이트 전극과 접촉되도록 연결 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 트랜지스터의 제조 방법.
2. 제 1 항에 있어서, 상기 트렌치 스페이서는

   트렌치 상부에서 얇게 형성되고,

   트렌치 하부에서 두텁게 형성되도록 하는 것을 특징으로 하는 트렌치 트랜지스터의 제조 방법.
3. 제 1 항에 있어서, 상기 P 웰과 N 웰 및 채널영역은

   트렌치 내부의 측벽에 불순물을 비스듬히 주입하여 형성하는 것을 특징으로 하는 트렌치 트랜지스터의 제조 방법.
4. 제 1 항에 있어서, 상기 게이트 전극은

   실리콘 기판 상부에 형성된 소자 분리막 상에 일정 부분이 남도록 형성하는 것을 특징으로 하는 트렌치 트랜지스터의 제조 방법.
5. 제 1 항에 있어서, 상기 소오스/드레인 영역은

   게이트 전극이 형성되지 않은 트렌치 영역의 측벽에 불순물 이온을 주입하여 형성하는 것을 특징으로 하는 트렌치 트랜지스터의 제조 방법.
6. 제 5 항에 있어서, 상기 소오스/드레인 영역은

   트렌치 내부의 측벽에 불순물을 비스듬히 주입하여 형성하는 것을 특징으로 하는 트렌치 트랜지스터의 제조 방법.