JPS62163338A - トレンチアイソレ−シヨンのための側壁ド−ピング法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、集積回路の素子のアイソレーションのために
基板にトレンチを有する集積回路の製造方法に関する。

従来の技術 トレンチを使用して集積回路上の素子のアイソレーショ
ンを行う方法は、ここ数年間研究されている。研究の概
要は、アール、デ仁ラング［０ＭＯ５ＶＬＳＩにおける
トレンチアイソレーションの適用に対する展望Ｊ　（Ｒ
ｏＤ、Ｒｕｎｇ　”ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ　
Ｐｒｏｓｐｅｃｔｓ　ｆｏｒ　Ａｐｐｌｉｃａｔｉｏｎ
　ｉｎ　ＣＭＯＳＶＬＳ！”）にわかりやすくまとめで
ある。この論文は、１９８４年のアイ　イーディ　エム
エイティ　フォー：１７７７　Ｌ／　７　ス（ＩＥＤ！
、Ｉ　８４　Ｃｏｎｆｅｒｅｎｃｅ）て発表されたもの
である。上記論文は、トレンチの底部及び／又は側壁部
のフィールドイオン注入と本質的（こ同じ処理を行って
基板の反転及び寄生チャネルの形成を抑止することは実
際にはできないという重大な問題がトレンチアイソレー
ション工程に伴うことを指摘している。本発明は、上記
問題点を解決することを目的とする。

問題点を解決するための手段 本発明は、トレンチアイソレーションを集積回路に形成
するための改良された製造方法を提供する。該方法にお
いて、トレンチの側壁部及び底部は、トレンチの壁面上
の酸化物薄膜を介して不純物が拡散することにより有効
にイオン注入される。

寄生チャネルの形成を防止するには、酸化物アイソレー
ションを施してフィールドイオン注入又はドーピングを
実施することが重要であることは、当業界において良く
知ら°れている。工業的に標準的な実用手段であるプレ
ーナ型アイソレーション法と対照的な手段として、トレ
ンチアイソレーション法がある。同様な寄生チャネルの
形成を抑制するのに、トレンチアイソレーション法を用
いてフィールドイオン注入と同等のことを行おうとして
もうまくいかなかった。

実施例 第１図は、本発明により製造された集積回路の部分平面
図である。図示の回路は、メモリセルアレイの一部であ
るが、これは例示に過ぎず、本発明の原理は他のいかな
る回路についても適用可能である。多結晶シリコン１１
２の「海」に参照番号９２．９４及び９６で示す３つの
「アイランド」が配設されている。各アイランドは、シ
リコン酸化物層１１１によって包囲されている。本発明
は、上記のアイランドとアイランドの間並びにアイラン
ドの内部における個々の素子の間、例えばトランジスタ
のソースとドレインの間に寄生チャネルが形成されるの
を防止することを目的とする。各「アイランド」上に配
設された回路素子は、一対のトランジスタ１０２及び１
０４である。２つのトランジスタ１０２及び１０４は、
共通のドレイン１０６と個別のソース１０５を備えてい
る。各ソースは、キャパシタ１１７に接続されている。

キャパシタ１１７は、基板中に垂直に形成された第１の
電極１１４と多結晶シリコン１１２からなる接地電極と
を備えている。ソース１０５上に酸化物層１１１がある
ので、図面をより明瞭に示すためにトランジスタの接続
の図示を省略した。

第２図は、第１図の切断線２−２における断面を示す。

この断面は、図の中心部にあるトレンチ１２０によって
分離された２つのアイランド９２及び９４を横断する。

基板１旧に形成された各アイランドの上記２つのトラン
ジスタ１０２及び１０４とともにトレンチ１２０の側壁
のキャパシタ用電極１１４が示されている。トレンチ１
２０の内面は、酸化物層１１１で覆われている。この酸
化物層１１１はさらに、キャパシタ用電極１１４の上方
部及びソース１０５の上にも延在している。トレンチ１
２０には、高濃度にトープされている多結晶シリコン１
１２が充填されている。高濃度のドープであることを示
すために記号Ｐ−゛を用いである。多結晶シリコン１１
２は、フィールド酸化物１１５によって保護されている
。

同一の参照番号１１７を用いて示した２つのキャパ／り
）ま、共通の接地電極として多結晶シリコン１１２を共
有し、該多結晶シリコン１１２の各側に酸化物ｉ１　縁
、Ｔｉ　ｌ　１１を備えている。２つの内部電極１１４
によって、キヤバンタ１１７の構造は完成する。電極１
１・１は、共通にドーピングされることによってソース
１０５に電気的に接続されている。

断面図には、さらに参照番号１２１で示す素子が示され
ている。該素子１２１は、トレンチ１２０におけるドー
ピングと同じ極性を有し、トレンチ１２０を包囲するド
ーピング領域を備えている。該素子１２１は、断面図に
示す平面内ばかりでなく、第２図が描かれている平面の
上下に存在する各アイランドの周囲を取り囲んでいる多
結晶シリコンの「海」の表面にも存在する。ドーピング
領域１２１は、図示したように、キャパシタ１１７の電
極１１４の内部まで：ま延在しない。−；せなる、ドー
ピングエが不充分で、電極１１・１の不純物の型を変化
させることがてきないからである。酸化物層１１１の端
部の□麦皮は、わずかに減少する。

第３図は、第１図の切断線３−３における断面図であり
、第１図：ご示した配列のアイランドの別方向からの断
面図である。断面は、アイランド９６の電極１１４の一
方とアイランド９４のゲート１０３を（黄断している。

この断面図は、ソース１０５の底部と、電極１１４　自
体と、アイランド９４及び９６の一方の側に形成されて
トレンチの内部にまで及ぶ酸化物層１１１とを示してい
る。領域１２１は、アイランド９６のキャパシタ用電極
１１４までしか延在しないように図示されているが、実
際には、アイランド９４のゲート酸化物層１０７まで及
ぶ。この領域１２１は、寄生チヱネルの形成により閾値
を引き上げているという点で、従来のフィールドイオン
注入と同等の機能を発揮する。このような寄生チャネル
は、アイランドとアイランドの間、もしくはアイランド
に接する酸化物層°１１１の表面上に形成される。枠に
領域１２２において、トランジスタのゲートの下方部及
びドレインとソースとの間に存在する酸化物層１１１の
垂直面上にチャネルが形成されて、トランジスタが実質
的に短絡する。プレーナ型回路では、フィールドイオン
注入により寄生チャネルの形成が抑制される。従来技術
におけるトレンチアイツレ−βン法の問題点は、上述の
寄生チアネルの形成を抑制する有効な手段がないという
ことである。この問題点を本発明が解決する。

ドーピング領域１２１の濃度は、記号Ｐで示されている
。これは、低濃度を意味するもので、約５×１０１６イ
オン／ＣＣである。Ｐで示される部分は、基板１０１内
でＮ゛領域外側の垂直なシリコン面に近接している。ド
ーピング領域１２１　は、多結晶シリコン１１２内に高
濃度にドーピングされた不純物を、酸化物層１１１を介
してトレンチを包囲する基板１０１内へ拡散して形成す
る。もちろん、トレンチ内の多結晶シリコン１１２で用
いる不純物は、酸化物薄膜を介して拡販可能なものでな
ければならない。ボロンはこのような特性を有し、当業
界ではよく知られた材料である。

第４図（Ａ）及び第４図（Ｂ）に、製造工程の詳細を示
す。第４図（Ａ）は、本発明の１実施例の１工程を示す
。ここで、矢印寸法線４１０で示す幅を有する開口部が
、例えば５００人の厚さを有する酸化物層４０２、例え
ば１０００人の厚さを有する窒化物層４０４及び例えば
５０００人の厚さを有する酸化物層４０６からなる一連
の薄膜層を貫通している。

更に、矢印寸法線４１２で示す幅を有する開口部を備え
たフォトレジスト層４０８が、酸化物層４０６の上に形
成されており、これによってイオン注入領域が画成され
る。開口部４１２は、偏心許容誤差を確保するために、
開口部４１０よりも大きくなっている。所定量の燐が例
えば１×１０１５／ｃｌＴｌのドーズで開口部４１０を
介して参照番号１１３て示す領域に注入される。開口部
４１０は、反応性イオンエツチングのように、当業界に
おいて公知の適当な手段であればどのような手段を用い
て形成してもよい。

第４図（Ｂ）は、数時間にわたって１１００℃乃至１１
５０℃の温度で拡散処理を行った結果、領域１１３が公
弥幅２．１μｍで公称深さ２．５μｍを有する領域１１
３゛に拡大した様子を示す。この領域１１３′が、キャ
パシタ１１７の電極１１４をなし、図示するようにこの
領域１１３′をトレンチ１２０が貫通している。このト
レンチ１２０は第２回目の反応性イオンエツチング（Ｒ
ＩＥ）工程によって形成される。トレンチ１２０の深さ
は、３μｍ乃至３．５μｍである。第２回目のＲＩＥ工
程中に、酸化物層４０６の一部が消失する。酸化物層４
０６は必ずしも酸化物である必要はなく、ＲＩＥ工程に
おいて窒化物層を保護する材料であればなんでもよい。

酸化物層４０６の厚さは、もちろん、上記窒化物層４０
４がＲＩＥ工程中に保護されるように、使用するＲＩＥ
プロセスの特性を考慮して定められなければならない。

本発明の適用は、トレンチに近接するキャパシタを用い
た回路に限定されることはなく、トレンチに近接する位
置にいかなる回路素子があってもよい。

トレンチ１２０が形成された後、トレンチ１２０の内表
面上に酸化物層を公称厚さ約４００人まで成長させる王
手′ｉが続く。その後、従来のウェットエノチンクプロ
セスによって酸化物層を除去し、公称厚さ１００八まで
酸化物層を最終的に成長させる。

次に、ドープされた多結晶シリコンで、トレンチが充填
される。このドープされた多結晶シリコンは、当業者に
よく知られた標準的な温度及び圧力下で、例えばＢ２Ｈ
６とＳｉ　Ｈ，を併用する標準的なプロセスを用いて形
成する。多結晶シリコンの中のボロンドーパントの濃度
は約５　ｘｌＯ”／ｃｃ（典型的には基板濃度の１００
倍）でなければなるない。このように狭くて深いトレン
チを充填する際に、多結晶シリコン１１２内に空隙１１
６が形成される可能性が充分にある。しかし本発明では
、これは問題とならない。なぜなら、多結晶シリコン１
１２の唯一の要件は、多結晶シリコンがキャパシタ１１
７の領域に導電層を形成し、且つトレンチ底部において
十分な量の多結晶シリコンが存在し、ドープされた領域
１２１を形成するに充分な量のボロン供給できることだ
からである。上記多結晶シリコンの量に臨界的な意味は
なく、このことが本発明の特長となっている。

このドープされた多結晶層がトレンチ領域全体に堆積さ
れた後、アイランド上の多結晶シリコンは、酸化物層４
０６の残部とともにエツチングで取り除かれる。フィー
ルド酸化物領域は多結晶シリコン１１２上に成長してト
レンチを保護し、アイランド上の回路素子の残部は従来
の方法で形成される。

トレンチ１２０内のドープされた多結晶シリコン１１２
が基板１０１と同じ電位、例えば接地電位にあることが
、本発明の特長である。トレンチ１２０は、できるだけ
小さいスペースを占めるように、幅と深さの比が小さく
なっているので、トレンチの底部にそれまでの処理工程
の残留物が微量残ることがよくある。上記残留物は短絡
の原因となり易く、その他にも回路の正常動作を妨げる
ことがある。

基板と同じ極性および同じ電位を有するトレンチ充填材
料を用いれば、上記残留物の問題は解消される。

キャパシタ１１７が第２図に示すように形成されており
、酸化物層１１１が所定の厚さを有するときには、多結
晶シリコン１１２が接地されている場合のほうが■。ｃ
／２の電位に接続されている場合よりも所定の厚さを有
する酸化物層１１１に大きな応力が発生する。しかしな
がら、キャパシタの電極となる多結晶シリコン１１２を
ある中間的な電位に保持すると基板１旧と短絡する危険
性がある。

第５図に、本発明をＣＭＯＳ回路に適用した例を示す。

第５図は、従来技術で形成されたＮ型ウェル５１２．５
１３を備えるくＰ型にドープされたエピタキシャル層５
１０の平面図である。本発明の要点はアイソレーション
法にあるので図示を省略したが、ウェルは実際には必要
な回路を備えている。

Ｐ型子結晶シリコンを含み上述の如く形成された２つの
トレンチ網５２２及び５２３は、分離すべき回路素子を
含むＰ型シリコンのアイランドを包囲している。１つの
アイランドは、単一のＮチャネル型トランジスタ、もし
くは第１図乃至第３図に示すように、他の素子とともに
複数のＮチャネル型トランジスタを備えるごとが可能で
ある。より優れだラッチアップ耐力を実現するには、ト
レンチ網５２２及び５２３を十分深くして基板から上方
へ拡１）（（が侵透しなければならない。上記トレンチ
網の幾何学的形状について何ら限定的な要件はない。

すべてのトレンチの幅を等しくして、回路の平坦；生が
影響を受けないようにするのが好ましい。

Ｐ型にドープされたエピタキンヤル層の回路素子を、従
来のプレーナ型アイソレーションで分離し、周辺部のア
イソレーションとラッチアップ現象に対する保護にはト
レンチを用いることもできる。どのような方法でアイソ
レーションを達成するかは、２つの異なるアイソレーシ
ョン法を用いることの複雑さと、トレンチアイソレーシ
ョン工程の信頼性という２つの同時には達成できない要
因のかね合いを考えて決定される。（例えば燐がドープ
された）Ｎドープ多結晶シリコンを用いて、対応するト
レンチ網をＮ型ウェル内に形成することもできる。その
際、Ｎ型にドープされたトレンチの充填材料とＰ型にド
ープされた基板の間の相互作用を回避するよう注意が必
要であろう。コンパクトなアイソレーションの必要ｌ生
が高し）ような、もしく；ま２を重支貢のチャンネル型
のトランジスタとともにトレンチキアパンクを使用する
必要があるような非常に高密度な回路においては、Ｎ型
ウェルにトレンチを使用することは有効であろう。

本発明のもう１つの特長：ま、Ｐ型材料でトープされた
多結晶シリコン１１２並びにＮ型材料でドープされた、
電極１１４、トランジスタのソース１０５及びトランジ
スタのドレイン１０６を用いているので、酸化物層１１
１においてピンホールもしくはその他の欠陥の発生が減
少することである。酸化物層の層厚が薄いほどピンホー
ルができ易く、ピンホールが短絡を生起してチップが損
傷することがよく知られている。例えば、メモリセルに
通常の電位である５■が印加されていると、そのメモリ
セルのビットライン１０６、ソース１０５及びキャパシ
タ用電極１１４の電位がすべて５■まで上昇し、酸化物
層１１１に大きな応力がかかる。

本発明によれば、酸化物層１１１にピンホールが存在す
ると、Ｎ゛領域＋５■の電位となり、Ｐ”領域は接地電
位となる。ピンホールの周囲の回路領域は、５■の逆方
向バイアス電圧を受けるＰ−Ｎダイオードとなり、電流
は流れない。このように、酸化物層１１１の短絡は「自
己回復」できるものであり、この結果、上記と異なる材
料の組合せを用いた場合よりも歩留りは向上する。

従来のＮチャネルプロセス及びＤＲΔＭメモリセルを例
にとって、本発明の説明を行った。当業者であれば、Ｄ
ＲＡＭ以外の回路や電圧レベル及びドーピング材料のそ
の他の組合せについて、本発明の原理を適用することが
できる。本プロセスにおいて、トレンチが刻設され充填
されるべき時点は、特に重要ではない。イオン注入によ
りチャネルを形成されたトランジスタ基板の作製並びに
ゲート、ソース及びドレインの形成までのその他の工程
は、トレンチの刻設及び充填の以前に行っても以後に行
ってもよい。ただし、各アイランド間の接続がなされる
的に、トレンチは完成していなければならない。

【図面の簡単な説明】

第１図は、本発明により製造された集積回路の部分平面
図であり、 第２図は、本発明の素子の部分断面図であり、第３図は
、第１図に示す素子の別の方向からの断面図であり、 第４図（Ａ）及び第４図（Ｂ）は、本発明によるトレン
チの製造における中間工程を示す図であり、 第５図は、本発明を用いたＣＭＯＳ回路の部分平面図で
ある。 （主な参照番号） ９２、９４．９６・・・アイランド、 １０１　　・・・基板、 １０２、　１０４・・・トランジスタ、１０５　　・・
・ソース、１０６・・・ドレイン、１１１　　・・・酸
化物層、 １１２　　・・・多結晶シリコン、 １１４　　・・・キャパシタ用電極、 １１７　　・・・キャパシタ、 １２０　　・　・　・トレンチ、 ＝１０２　、４０６　　・・・酸化物層、４０４　　・
・・窒化物層、 ４０８　　・・・フォトレジスト層 ４１０、４１２・・・開口部、 ５１２．５１３・・・Ｎ型ウェル、 ５１２、５１３・・・トレンチ回路網 特許出願人　トムソン　コンポーネンツーモステ、ツク
コーポレーション

Claims (9)

【特許請求の範囲】
1. （１）所定の伝導型の半導体基板に形成された複数の回
   路素子を備え、該複数の回路素子の内の少なくとも２つ
   は、絶縁材料を内蔵するトレンチによって互いに分離さ
   れた回路素子領域に位置するシリコン集積回路の製造に
   おいて、 上記少なくとも２つの回路素子領域の間で基板にトレン
   チを刻設して、該トレンチの所定面により、上記２つの
   回路素子領域各々から上記基板の内部へと延在するトレ
   ンチ壁部を形成し、 上記トレンチ壁部上に二酸化シリコンの壁層を成長させ
   、 上記トレンチを多結晶シリコン充填材料で充填すること
   を含む中間アイソレーション法にして、上記多結晶シリ
   コン充填材料には、上記基板の伝導型と同じ伝導型で、
   二酸化シリコンの薄膜層を介して拡散可能なトレンチド
   ーパント材料が高濃度にドープされており、 上記基板を所定の時間だけ所定の温度まで加熱して、上
   記二酸化シリコンの壁層を介して所定量の上記トレンチ
   ドーパント材料を拡散し、上記トレンチ壁部に隣接する
   シリコン基板の所定部にチャネルストップ領域を形成す
   る工程をさらに備えることを特徴とする中間アイソレー
   ション法。
2. （２）上記トレンチは、少なくとも１つの回路素子領域
   を包囲し、 上記回路素子領域に絶縁ゲート電界効果トランジスタを
   形成する工程をさらに備え、 上記トランジスタは、上記トレンチによって第１及び第
   ２の側面が画成され、該第１及び第２の側面は該トラン
   ジスタのチャネル領域の下で上記基板内に延在する第１
   及び第２のトレンチの内表面を画成し、 上記トランジスタのチャネル領域の下のチャネルストッ
   プ領域の部分は、上記トランジスタを介して電流がリー
   クするのを減少させることを特徴とする特許請求の範囲
   第１項記載の方法。
3. （３）上記トランジスタの形成は、上記トレンチが刻設
   される前に実行されることを特徴とする特許請求の範囲
   第２項記載の方法。
4. （４）上記トランジスタの形成は、上記トレンチが刻設
   される後に実行されることを特徴とする特許請求の範囲
   第２項記載の方法。
5. （５）上記基板は、Ｐ型ドーパントで基板濃度までドー
   プされ、 上記トレンチドーパント材料はボロンであり、上記多結
   晶シリコン充填材料は、基板濃度より約２桁高い濃度に
   ドープされ、 上記壁層は、約１００Åの厚さを有することを特徴とす
   る特許請求の範囲第２項記載の方法。
6. （６）少なくとも１つの回路素子領域の上表面に第１の
   二酸化シリコン層を形成し、 上記第１の二酸化シリコン層の上に窒化シリコン層を堆
   積させ、 上記窒化シリコン層の上に保護層を堆積させ、上記所定
   の回路素子領域に近接する所定領域において、上記保護
   層、上記窒化シリコン層及び第１の二酸化シリコン層を
   貫通して基板まで達するイオン注入用開口部を刻設し、 上記基板の伝導型と反対の伝導型を有する所定量のイオ
   ンを注入し、 上記反対の伝導型のイオンの実質的濃度が上記イオン注
   入開口部から所定距離まで及ぶように、所定時間だけ所
   定温度に上記基板を加熱して拡散させる 予備工程を更に備え、 上記所定の回路素子領域の下で上記基板内に延在する上
   記所定量のイオンが拡散した部分は、キャパシタの一方
   の電極を形成し、該キャパシタのもう一方の電極は高濃
   度にドープされた多結晶充填材料によって形成されるこ
   とを特徴とする特許請求の範囲第１項記載の方法。
7. （７）第１の伝導型の基板に第２の伝導型のウェルを少
   なくとも１つ形成し、少なくとも１つのウェル基板と上
   記少なくとも１つのウェルの外側にフィールド領域を画
   成し、 上記フィールド領域の少なくとも２つの回路素子領域の
   間で上記基板にトレンチを刻設し、該トレンチの所定面
   により、上記２つの回路素子領域の各々から基板にまで
   及ぶトレンチ壁部を形成し、上記トレンチ壁部上に二酸
   化シリコンの壁層を成長させ、 上記基板の伝導型と同じ伝導型を有し、二酸化シリコン
   薄膜層を介して拡散可能な高濃度にドープされた多結晶
   充填材料で上記トレンチを充填し、上記基板を所定時間
   だけ所定温度に加熱して、上記二酸化シリコンの壁層を
   介して所定量のトレンチバーパント材料を拡散し、上記
   トレンチ壁部に隣接するシリコン基板の所定部にチャネ
   ルストップ領域を形成することを特徴とするシリコンＣ
   ＭＯＳ集積回路の製造方法。
8. （８）上記ウェルの少なくとも２つの回路素子領域の間
   で該ウェルにウェルトレンチを刻設し、該２つの回路素
   子領域の各々から上記ウェル基板にまで及ぶウェルトレ
   ンチの所定面にウェルトレンチ壁部を形成し、 上記ウェルトレンチ壁部に二酸化シリコンのウェル壁層
   を成長させ、 上記第２の伝導型を有し、二酸化シリコン薄膜層を介し
   て拡散可能なウェルトレンチドーパント材料でを高濃度
   にドープされた多結晶シリコン充填材料で上記トレンチ
   を充填し、 上記基板を所定時間だけ所定温度に加熱して、上記二酸
   化シリコンウェル壁層を介して所定量のトレンチドーパ
   ント材料を拡散し、上記ウェルトレンチ壁部に隣接する
   ウェル基板の所定部にチャネルストップ領域を形成する
   工程をさらに備えることを特徴とする特許請求の範囲第
   ７項記載の方法。
9. （９）上記トレンチドーパント材料及び上記ウェルトレ
   ンチドーパント材料を同時に拡散させることを特徴とす
   る特許請求の範囲第８項記載の方法。