KR102482194B1 - 삽입손실이 개선된 cmos 트랜지스터의 배치 구조 - Google Patents

삽입손실이 개선된 cmos 트랜지스터의 배치 구조 Download PDF

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Abstract

본 발명의 일 실시 예에 따른 CMOS 트랜지스터의 배치 구조는, 복수의 CMOS 구조를 포함하는 CMOS 트랜지스터의 배치 구조에 있어서, 고 저항 영역을 갖는 고 저항 기판; 복수의 CMOS 구조중에서 상기 고 저항 기판 상부의 제1 영역에 형성된 제1 CMOS 구조; 및 복수의 CMOS 구조중 상기 고 저항 기판 상부의 제2 영역에 형성되고, 상기 제2 영역은 상기 제1 영역과 이격되며, 상기 제1 CMOS 구조와 같은 반도체 타입의 제2 CMOS 구조; 를 포함하고, 상기 고 저항 기판은 상기 제1 CMOS 구조와 상기 제2 CMOS 구조를 서로 분리하도록 상기 제1 CMOS 구조와 상기 제2 CMOS 구조 사이에 형성된다.

Description

삽입손실이 개선된 CMOS 트랜지스터의 배치 구조{LAYOUT STRUCTURE OF CMOS TRANSISTOR WITH IMPROVED INSERTION LOSS}
본 발명은 삽입손실이 개선된 CMOS 트랜지스터의 배치 구조에 관한 것이다.
최신 개발되는 모바일용 WiFi 모듈은 2.4GHz/5GHz 이중대역 MIMO(Multiple-input Multiple-output) 통신을 할 수 있도록 구성되어 있으며, 모바일 기기에 적합하도록 WiFi 모듈의 소형화 및 집적화된 설계가 요구되고 있다.
또한, 하나의 칩에 파워 증폭기(Power amplifier: PA), 내부 커플러(Interner-Coupler), 고주파 스위치(RF Switch), 저잡음 증폭기(Low noise amplifier: LNA)가 포함된 프론트-엔드 집적회로(FEIC)가 요구되고 있다. 이를 위해, 기존 송신과 수신을 분리하여 두 개의 칩으로 구성되었던 프론트-엔드(Front-end) 회로가 최근 하나의 공정을 이용한 단일 칩으로 구성되고 있다.
이와 같이 프론트-엔드 집적회로(FEIC)가 단일 칩으로 이루어지는 경우, 이에 내장되는 고주파 스위치의 특성을 최대화 하기 위해서는 SOI(Silicon on Insulator)공정을 이용할 수 있으나, SOI 공정을 이용시 피워 증폭기의 설계에 어려움이 많다. 이로 인해 송신부와 수신부를 단일 칩으로 구성하기 위하여 BiCMOS 공정을 이용할 수 있다.
그런데, BiCMOS 공정은 SOI 공정 대비 스위치 손실(Switch loss)이 크며, 이는 수신부의 수신 성능과 송신부의 출력 파워에 그대로 영향을 줄 수 있어서, 이에 대응하기 위해서는 스위치 손실을 저감할 수 있는 구조가 필요하다.
(선행기술문헌)
(특허문헌 1) US 6,144,076 (2000.11.07)
본 발명의 일 실시 예는, 고 저항(High-resistivity) 영역과 저 저항(Low-resistivity) 영역이 구분되는 BiCMOS 공정에 의한 CMOS 트랜지스터들중에서, 서로 스택(stack) 또는 그룹핑(grouping)되는 복수의 CMOS 트랜지스터들중 서로 인접하는 두 CMOS 트랜지스터 사이에 고 저항 영역을 배치하여, 삽입손실을 개선할 수 있는 CMOS 트랜지스터의 배치 구조를 제공한다.
본 발명의 일 실시 예에 의해, 복수의 CMOS 구조를 포함하는 CMOS 트랜지스터의 배치 구조에 있어서, 고 저항 영역을 갖는 고 저항 기판; 복수의 CMOS 구조중에서 상기 고 저항 기판 상부의 제1 영역에 형성된 제1 CMOS 구조; 및 복수의 CMOS 구조중 상기 고 저항 기판 상부의 제2 영역에 형성되고, 상기 제2 영역은 상기 제1 영역과 이격되며, 상기 제1 CMOS 구조와 같은 반도체 타입의 제2 CMOS 구조; 를 포함하고, 상기 고 저항 기판은 상기 제1 CMOS 구조와 상기 제2 CMOS 구조를 서로 분리하도록 상기 제1 CMOS 구조와 상기 제2 CMOS 구조 사이에 형성된 CMOS 트랜지스터의 배치 구조가 제안된다.
상기 제1 및 제2 CMOS 구조 각각은 트리플 웰 구조로 이루어질 수 있다.
상기 제1 CMOS 구조는, 제1 트리플 웰구조로 적층된 제1 저 저항층, 제1 딥 N-웰층 및 제1 P-웰층을 포함할 수 있다.
상기 제2 CMOS 구조는, 제2 트리플 웰구조로 적층된 제2 저 저항층, 제2 딥 N-웰층 및 제2 P-웰층을 포함할 수 있다.
상기 제1 CMOS 구조는, 복수의 CMOS 구조중에서 상기 고 저항 기판 상부의 제1 영역에 적층된 웰구조의 제1 저 저항층; 상기 제1 저 저항층의 상부에 형성되어, 상기 제1 저 저항층에 의해 에워쌓인 웰구조의 제1 딥 N-웰층; 상기 제1 딥 N-웰층의 상부에 형성되어, 상기 제1 딥 N-웰층에 의해 에워쌓인 웰구조의 제1 P-웰층; 및 상기 제1 P-웰층의 상부에 형성되고, 상기 제1 CMOS 구조의 소스, 드레인 및 게이트를 형성하는 제1 소스 영역, 제1 드레인 영역 및 제1 게이트 영역; 를 포함할 수 있다.
상기 제2 CMOS 구조는, 복수의 CMOS 구조중에서 상기 고 저항 기판 상부의 제2 영역에 적층된 웰구조의 제2 저 저항층; 상기 제2 저 저항층의 상부에 형성되어, 상기 제2 저 저항층에 의해 에워쌓인 웰구조의 제2 딥 N-웰층; 상기 제2 딥 N-웰층의 상부에 형성되어, 상기 제2 딥 N-웰층에 의해 에워쌓인 웰구조의 제2 P-웰층; 및 상기 제2 P-웰층의 상부에 형성되고, 상기 제2 CMOS 구조의 소스, 드레인 및 게이트를 형성하는 제2 소스 영역, 제2 드레인 영역 및 제2 게이트 영역; 를 포함할 수 있다.
상기 고 저항 기판은, 상기 제1 저 저항층의 저항값 및 상기 제2 저 저항층의 저항값보다 큰 저항값을 갖도록 이루어질 수 있다.
상기 고 저항 기판은, 상기 제1 저 저항층 및 상기 제2 저 저항층의 두께보다 두껍고, 상기 제1 저 저항층과 상기 제1 딥 N-웰층의 전체 두께 및 상기 제2 저 저항층과 상기 제2 딥 N-웰층의 전체 두께보다 얇도록 이루어질 수 있다.
또한, 본 발명의 다른 일 실시 예에 의해, 복수의 CMOS 구조를 포함하는 CMOS 트랜지스터의 배치 구조에 있어서, 고 저항 영역을 갖는 고 저항 기판; 복수의 CMOS 구조중에서 상기 고 저항 기판 상부의 제1 영역에 형성된 제1 트리플 웰구조의 제1 CMOS 구조; 및 복수의 CMOS 구조중 상기 고 저항 기판 상부의 제2 영역에 형성되고, 상기 제2 영역은 상기 제1 영역과 이격된 제2 트리플 웰구조의 제2 CMOS 구조; 를 포함하고, 상기 고 저항 기판은 상기 제1 트리플 웰구조와 상기 제2 트리플 웰구조를 서로 분리하도록 상기 제1 트리플 웰구조와 상기 제2 트리플 웰구조 사이에 형성된 CMOS 트랜지스터의 배치 구조가 제안된다.
상기 제1 CMOS 구조는. 상기 제2 CMOS 구조와 동일한 반도체 타입일 수 있다.
상기 제1 CMOS 구조의 제1 트리플 웰구조는, 적층된 제1 저 저항층, 제1 딥 N-웰층 및 제1 P-웰층을 포함할 수 있다.
상기 제2 CMOS 구조의 제2 트리플 웰구조는, 적층된 제2 저 저항층, 제2 딥 N-웰층 및 제2 P-웰층을 포함할 수 있다.
상기 제1 CMOS 구조는, 복수의 CMOS 구조중에서 상기 고 저항 기판 상부의 제1 영역에 적층된 웰구조의 제1 저 저항층; 상기 제1 저 저항층의 상부에 형성되어, 상기 제1 저 저항층에 의해 에워쌓인 웰구조의 제1 딥 N-웰층; 상기 제1 딥 N-웰층의 상부에 형성되어, 상기 제1 딥 N-웰층에 의해 에워쌓인 웰구조의 제1 P-웰층; 및 상기 제1 P-웰층의 상부에 형성되고, 상기 제1 CMOS 구조의 소스, 드레인 및 게이트를 형성하는 제1 소스 영역, 제1 드레인 영역 및 제1 게이트 영역; 를 포함할 수 있다.
상기 제2 CMOS 구조는, 복수의 CMOS 구조중에서 상기 고 저항 기판 상부의 제2 영역에 적층된 웰구조의 제2 저 저항층; 상기 제2 저 저항층의 상부에 형성되어, 상기 제2 저 저항층에 의해 에워쌓인 웰구조의 제2 딥 N-웰층; 상기 제2 딥 N-웰층의 상부에 형성되어, 상기 제2 딥 N-웰층에 의해 에워쌓인 웰구조의 제2 P-웰층; 및 상기 제2 P-웰층의 상부에 형성되고, 상기 제2 CMOS 구조의 소스, 드레인 및 게이트를 형성하는 제2 소스 영역, 제2 드레인 영역 및 제2 게이트 영역; 를 포함할 수 있다.
상기 고 저항 기판은, 상기 제1 저 저항층의 저항값 및 상기 제2 저 저항층의 저항값보다 큰 저항값을 갖도록 이루어질 수 있다.
상기 고 저항 기판은, 상기 제1 저 저항층 및 상기 제2 저 저항층의 두께보다 두껍고, 상기 제1 저 저항층과 상기 제1 딥 N-웰층의 전체 두께 및 상기 제2 저 저항층과 상기 제2 딥 N-웰층의 전체 두께보다 얇도록 이루어질 수 있다.
본 발명의 일 실시 예에 의하면, 고 저항(High-resistivity) 영역과 저 저항(Low-resistivity) 영역이 구분되는 BiCMOS 공정에 의한 CMOS 트랜지스터들중에서, 서로 스택(stack) 또는 그룹핑(grouping)되는 복수의 CMOS 트랜지스터들중 서로 인접하는 두 CMOS 트랜지스터 사이에 고 저항 영역을 배치함으로써, CMOS 트랜지스터 간의 간섭을 줄여서 삽입 손실을 개선할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 CMOS 트랜지스터의 배치 구조의 단면구조 예시도이다.
도 2는 본 발명의 일 실시 예에 따른 CMOS 트랜지스터의 배치 구조의 단면구조 예시도이다.
도 3은 본 발명의 일 실시 예에 따른 CMOS 트랜지스터의 회로 예시도이다.
도 4는 본 발명의 일 실시 예에 따른 고 저항 기판의 두께 예시도이다.
도 5는 본 발명의 일 실시 예에 따른 CMOS 트랜지스터가 적용된 스위치 회로의 삽입 손실 특성을 보이는 그래프 예시도이다.
도 6은 본 발명의 일 실시 예에 따른 CMOS 트랜지스터의 적용 예시도이다.
이하에서는, 본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다.
또한, 본 발명의 각 실시 예에 있어서, 하나의 예로써 설명되는 구조, 형상 및 수치는 본 발명의 기술적 사항의 이해를 돕기 위한 예에 불과하므로, 이에 한정되는 것이 아니라 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다. 본 발명의 실시 예들은 서로 조합되어 여러 가지 새로운 실시 예가 이루어질 수 있다.
그리고, 본 발명에 참조된 도면에서 본 발명의 전반적인 내용에 비추어 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위해서, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 CMOS 트랜지스터의 배치 구조의 단면구조 예시도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 CMOS 트랜지스터의 배치 구조는, 복수의 CMOS 구조를 포함하는 CMOS 트랜지스터의 배치 구조에서, 적어도 2개의 제1 및 제2 CMOS 구조(120,130)를 포함하는 CMOS 트랜지스터의 배치 구조에 관한 것이다.
본 발명의 일 실시 예에 따른 CMOS 트랜지스터의 배치 구조는, 고 저항 기판(110), 제1 CMOS 구조(120) 및 제2 CMOS 구조(130)를 포함할 수 있다.
상기 고 저항 기판(110)은, 고 저항 영역을 포함한다.
상기 제1 CMOS 구조(120)는 복수의 CMOS 구조중에서 상기 고 저항 기판(110) 상부의 제1 영역(A1)에 형성되고, 3개의 웰층을 갖는 제1 트리플 웰구조(120-TW)로 이루어질 수 있다.
상기 제2 CMOS 구조(130)는 복수의 CMOS 구조중 상기 고 저항 기판(110) 상부의 제2 영역(A2)에 형성되고, 상기 제2 영역(A2)은 상기 제1 영역(A1)과 이격되어 있다. 또한, 상기 제2 CMOS 구조(130)는 3개의 웰층을 갖는 제2 트리플 웰구조(130-TW)로 이루어질 수 있다.
또한, 상기 고 저항 기판(110)은 상기 제1 CMOS 구조(120)와 상기 제2 CMOS 구조(130)를 서로 분리하도록 상기 제1 CMOS 구조(120)와 상기 제2 CMOS 구조(130) 사이에 형성될 수 있다. 특히, 상기 고 저항 기판(110)은 상기 제1 트리플 웰구조(120-TW)와 상기 제2 트리플 웰구조(130-TW)를 서로 분리하도록 상기 제1 트리플 웰구조(120-TW)와 상기 제2 트리플 웰구조(130-TW) 사이에 형성될 수 있다.
도 1에서, S1,G1 및 D1은 제1 트랜지스터에 대응되는 제1 CMOS 구조(120)의 제1 소스, 제1 게이트 및 제1 드레인 영역이고, S2,G2 및 D2는 제2 트랜지스터에 대응되는 제2 CMOS 구조(130)의 제1 소스, 제1 게이트 및 제1 드레인 영역이고,
본 발명의 각 도면에 대해, 동일한 부호 및 동일한 기능의 구성요소에 대해서는 가능한 불필요한 중복 설명은 생략될 수 있고, 각 도면에 대해 가능한 차이점에 대한 사항이 설명될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 CMOS 트랜지스터의 배치 구조의 단면구조 예시도이다.
도 2를 참조하면, 상기 제1 CMOS 구조(120)의 제1 트리플 웰구조(120-TW)는 적층된 제1 저 저항층(121), 제1 딥 N-웰층(122) 및 제1 P-웰층(123)을 포함할 수 있다.
상기 제1 저 저항층(121)은, 상기 복수의 CMOS 구조중에서 상기 고 저항 기판(110) 상부의 제1 영역(A1)에 적층된 웰구조로 이루어질 수 있다. 상기 제1 저 저항층(121)은, 상기 고 저항 기판(110)의 저항값보다 상대적으로 작은 저항값을 가질 수 있으며, 일 예로, 상기 제1 저 저항층(121)의 저항값은 50옴[Ω]이 될 수 있다.
상기 제1 딥 N-웰층(122)은, 상기 제1 저 저항층(121)의 상부에 형성되어, 상기 제1 저 저항층(121)에 의해 에워쌓인 웰구조로 이루어질 수 있다. 일 예로, 상기 제1 딥 N-웰층(122)은, N형 도핀된 영역이다. 또한, 상기 제1 딥 N-웰층(122)의 웰 구조는 가로로 N형 도평이 이루어진 이후에 양측에 세로로 N형 도핑 기둥을 형성하여 전체적으로 웰 형상이 된다. 이는 하나의 웰구조를 형성하는 예로서 이에 한정되지는 않는다.
상기 제1 P-웰층(123)은, 상기 제1 딥 N-웰층(122)의 상부에 형성되어, 상기 제1 딥 N-웰층(122)에 의해 에워쌓인 웰구조로 이루어질 수 있다. 일 예로, 상기 제1 P-웰층(123)은 CMOS 구조의 바디 영역으로 P형 도핀된 영역이다.
전술한 상기 제1 저 저항층(121), 제1 딥 N-웰층(122) 및 제1 P-웰층(123) 각각은 웰구조로 형성되고, 서로 측정되어 결국 트리플 웰구조를 형성한다.
그리고, 상기 제1 CMOS 구조(120)의 소스, 드레인 및 게이트를 형성하는 제1 소스 영역(SA1), 제1 드레인 영역(DA1) 및 제1 게이트 영역(GA1)은 상기 제1 P-웰층(123)의 상부에 형성될 수 있다.
예를 들어, 상기 고 저항 기판(110)은 상기 제1 저 저항층(121)의 저항값보다 큰 저항값을 갖는다. 일 예로, 상기 고 저항 기판(110)은 1킬로옴[KΩ]이 될 수 있다.
또한, 상기 제2 CMOS 구조(130)의 제2 트리플 웰구조(130-TW)는 적층된 제2 저 저항층(131), 제2 딥 N-웰층(132) 및 제2 P-웰층(133)을 포함할 수 있다.
상기 제2 저 저항층(131)은, 복수의 CMOS 구조중에서 상기 고 저항 기판(110) 상부의 제2 영역(A2)에 적층된 웰구조로 이루어질 수 있다. 상기 제2 저 저항층(131)은, 상기 고 저항 기판(110)의 저항값보다 상대적으로 작은 저항값을 가질 수 있으며, 일 예로, 상기 제2 저 저항층(131)의 저항값은 50옴[Ω]이 될 수 있다.
상기 제2 딥 N-웰층(132)은, 상기 제2 저 저항층(131)의 상부에 형성되어, 상기 제2 저 저항층(131)에 의해 에워쌓인 웰구조로 이루어질 수 있다. 일 예로, 상기 제2 딥 N-웰층(132)은, N형 도핀된 영역이다. 또한, 상기 제2 딥 N-웰층(132)의 웰 구조는 가로로 N형 도평이 이루어진 이후에 양측에 세로로 N형 도핑 기둥을 형성하여 전체적으로 웰 형상이 된다. 이는 하나의 웰구조를 형성하는 예로서 이에 한정되지는 않는다.
상기 제2 P-웰층(133)은, 상기 제2 딥 N-웰층(132)의 상부에 형성되어, 상기 제2 딥 N-웰층(122)에 의해 에워쌓인 웰구조로 이루어질 수 있다. 일 예로, 상기 제2 P-웰층(133)은 CMOS 구조의 바디 영역으로 P형 도핀된 영역이다.
전술한 상기 제2 저 저항층(131), 제2 딥 N-웰층(132) 및 제2 P-웰층(133) 각각은 웰구조로 형성되고, 서로 측정되어 결국 트리플 웰구조를 형성한다.
그리고, 상기 제2 CMOS 구조(130)의 소스, 드레인 및 게이트를 형성하는 제2 소스 영역(SA2), 제2 드레인 영역(DA2) 및 제2 게이트 영역(GA2)은, 상기 제2 P-웰층(133)의 상부에 형성될 수 있다.
예를 들어, 상기 고 저항 기판(110)은 상기 제2 저 저항층(131)의 저항값보다 큰 저항값을 갖는다.
도 1 및 도 2를 참조하면, 고 저항 기판(110) 및 제1 저 저항층(121), 고 저항 기판(110) 및 제2 저 저항층(131)을 포함하는 BiCMOS 공정을 이용하는 CMOS 트랜지스터는 주로 N타입 MOS로 이루어질 수 있다.
이러한 BiCMOS 공정 중 성능 개선을 위하여 고 저항 기판(110)을 이용하는 공정이 있다. 이 공정을 사용하게 되면, 고 저항 기판(110)의 대부분의 영역은 고 저항(High-resistivity) 영역으로 이루어지며, 스위치로 이용될 수 있는 제1 및 제2 CMOS 구조(120,130)는 고 저항 기판(110)상에 형성된 저 저항(Low resistivity) 영역을 갖는 제1 및 제2 저 저항층(121,131)을 포함하고, 상기 제1 및 제2 저 저항층(121,131) 상에 제1 및 제2 CMOS 구조(120,130)의 트랜지스터 단자들이 형성된다.
또한, 도 1 및 도 2를 참조하면, 통상 CMOS 구조의 인접하는 제1 및 제2 CMOS 구조(120,130)는, 단자 영역이 형성되는 P-웰층을 공유하지 않는데, 그 이유는 P-웰층을 공유하여 사용하는 경우에는 P-웰층을 통해 신호가 누설되게 되고, 잡음 또한 P-웰층을 통해 출입할 수 있어서, RF 신호를 위해 이용되는 트랜지스터는 P-웰층을 2중으로 감싸는 딥 N-웰층 및 저 저항층을 포함하는 트리플 웰(Triple-well) 구조로 형성될 수 있다.
이와 같은 트리플 웰(Triple-well) 구조를 갖는 CMOS 트랜지스터는, 트리플 웰(Triple-well) 구조의 딥 N-웰층이 또한 신호 누설 및 노이즈 출입을 저감시킬 수 있으나 저감 능력에는 한계가 있었다. 즉, 이와 같은 트리플 웰(Triple-well) 구조의 CMOS 구조의 트랜지스터 회로도, 여전히 신호의 누설이 발생된다.
이러한 신호의 누설을 더욱 차단하여 삽입손실을 개선하기 위해서, 각 제1 및 제2 CMOS 구조(120,130) 각각은 제1 저 저항층(121) 및 제2 저 저항층(131)을 독립적으로 포함하고, 상기 제1 저 저항층(121) 및 제2 저 저항층(131) 사이에 고 저항 기판(110)을 배치시킴으로써, 그룹으로 배치되는 트랜지스터들의 저 저항층을 서로 분리시킬 수 있고, 이에 따라 그룹 또는 스택되는 트랜지스터들간의 간섭을 줄일 수 있고, 삽입손실을 줄일 수 있다.
한편, 제1 딥 N-웰층(122) 및 제1 P-웰층(123)간의 PN접합의 턴온을 방지하도록, 상기 제1 딥 N-웰층(122)에는 동작 전압(VDD)가 접속될 수 있고, 상기 제1 P-웰층(123)에는 접지전위가 접속될 수 있다.
또한, 제2 딥 N-웰층(132) 및 제2 P-웰층(133)간의 PN접합의 턴온을 방지하도록, 상기 제2 딥 N-웰층(132)에는 동작 전압(VDD)가 접속될 수 있고, 상기 제2 P-웰층(133)에는 접지전위가 접속될 수 있다.
도 3은 본 발명의 일 실시 예에 따른 CMOS 트랜지스터의 회로 예시도이다.
도 3을 참조하면, 상기 제1 CMOS 구조(120)의 트랜지스터와 상기 제2 CMOS 구조(130)의 트랜지스터는 고 저항 기판(110)에 의해서 서로 물리적으로 분리되므로, 서로간의 간섭이 고 저항 기판(110)에 의해 줄어서 삽입손실이 개선될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 고 저항 기판의 두께 예시도이다.
도 4를 참조하면, 본 발명의 일 실시 예에서는, 상기 고 저항 기판(110)의 두께(DT1)는, 상기 제1 저 저항층(121)의 두께(DT2)보다 얇을 수도 있고, 같을 수도 있고, 두껍게 형성될 수 있다. 일 예로, 상기 고 저항 기판(110)의 두께(DT1)는, 상기 제1 저 저항층(121)의 두께(DT2)보다 두껍게 형성되는 경우에는, 상기 고 저항 기판(110)에 의해서, 상기 제1 CMOS 구조(120)와 상기 제2 CMOS 구조(130) 간의 간섭 배제 성능이 더욱 개선될 수 있다.
일 예로, 상기 고 저항 기판(110)의 두께(DT1)는, 상기 제1 저 저항층(121)과 상기 제1 딥 N-웰층(122)의 전체 두께(DT3)보다 얇을 수 있다.
일 예로, 상기 고 저항 기판(110)의 두께(DT1)는, 상기 제2 저 저항층(131)의 두께(DT2)보다 두껍게 형성될 수 있다.
일 예로, 상기 고 저항 기판(110)의 두께(DT1)는, 상기 제2 저 저항층(131)과 상기 제2 딥 N-웰층(132)의 전체 두께보다 얇을 수 있다.
한편, 도면에는 도시되지 않았지만, 상기 제1 저 저항층(121) 및 상기 제2 저 저항층(131) 사이에 배치된 상기 고 저항 기판(110)의 고 저항 영역의 두께(DT1)는, 상기 제1 저 저항층(121) 및 상기 제2 저 저항층(131) 사이가 아닌 다른 영역의 상기 고 저항 기판(110)의 고 저항 영역의 두께보다 얇을 수도 있고, 같을 수도 있고, 두껍게 형성될 수 있으나, 일 예로, 두껍게 형성되는 경우에는, 상기 고 저항 기판(110)에 의해서, 상기 제1 CMOS 구조(120)와 상기 제2 CMOS 구조(130) 간의 간섭 배제 성능이 더욱 개선될 수 있다.
도 5는 본 발명의 일 실시 예에 따른 CMOS 트랜지스터가 적용된 스위치 회로의 삽입 손실 특성을 보이는 그래프 예시도이다.
도 5에서, G1은 기존의 CMOS 트랜지스터가 적용된 스위치 회로의 삽입 손실 특성을 보이는 그래프이고, G2는 본 발명의 일 실시 예에 따른 CMOS 트랜지스터가 적용된 스위치 회로의 삽입 손실 특성을 보이는 그래프이다.
G1 및 G2를 참조하면, 기존의 CMOS 트랜지스터가 적용된 스위치 회로에 의한 삽입 손실 특성에 비해, 본 발명의 일 실시 예에 따른 CMOS 트랜지스터가 적용된 스위치 회로에 의한 삽입 손실 특성이 개선되었음을 확인할 수 있다.
도 6은 본 발명의 일 실시 예에 따른 CMOS 트랜지스터의 적용 예시도이다.
도 6을 참조하면, 본 발명의 일 실시 예에 따른 CMOS 트랜지스터는 프론트-엔트 회로(또는 모듈)에 포함되는 고주파 스위치에 적용되는 예를 보이고 있다.
도 6에 도시된 고주파 스위치는, 일 예로, 안테나와 제1 포트(P1) 사이에 접속되는 제1 시리즈 스위치(SE1), 안테나와 제2 포트(P2) 사이에 접속되는 제2 시리즈 스위치(SE2), 안테나와 제3 포트(P3) 사이에 접속되는 제2 시리즈 스위치(SE2), 제1 포트(P1)와 접지 사이에 접속되는 제1 션트 스위치(SH1), 제2 포트(P2)와 접지 사이에 접속되는 제2 션트 스위치(SH2), 기리고 제3 포트(P3)와 접지 사이에 접속되는 제3 션트 스위치(SH3)를 포함할 수 있다.
전술한 제1,제2 및 제3 시리즈 스위치(SE1,SE2,SE3), 제1,제2 및 제3 션트 스위치(SH1,SH2,SH3) 각각에 본 발명의 CMOS 구조의 트랜지스터가 적용될 수 있다.
이상에서는 본 발명을 실시 예로써 설명하였으나, 본 발명은 상기한 실시 예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형이 가능할 것이다.
100: 고 저항 기판
120: 제1 CMOS 구조
121: 제1 저 저항층
122; 제1 딥 N-웰층
123: 제1 P-웰층
130: 제2 CMOS 구조
131: 제2 저 저항층
132: 제2 딥 N-웰층
133: 제2 P-웰층

Claims (16)

  1. 복수의 CMOS 구조를 포함하는 CMOS 트랜지스터의 배치 구조에 있어서,
    고 저항 영역을 갖는 고 저항 기판;
    복수의 CMOS 구조중에서 상기 고 저항 기판 상부의 제1 영역에 형성된 제1 CMOS 구조; 및
    복수의 CMOS 구조중 상기 고 저항 기판 상부의 제2 영역에 형성되고, 상기 제2 영역은 상기 제1 영역과 이격되며, 상기 제1 CMOS 구조와 같은 반도체 타입의 제2 CMOS 구조; 를 포함하고,
    상기 고 저항 기판은 상기 제1 CMOS 구조와 상기 제2 CMOS 구조를 서로 분리하도록 상기 제1 CMOS 구조와 상기 제2 CMOS 구조 사이에 형성된
    CMOS 트랜지스터의 배치 구조.
  2. 제1항에 있어서, 상기 제1 및 제2 CMOS 구조 각각은
    트리플 웰 구조인
    CMOS 트랜지스터의 배치 구조.
  3. 제1항에 있어서, 상기 제1 CMOS 구조는
    제1 트리플 웰구조로 적층된 제1 저 저항층, 제1 딥 N-웰층 및 제1 P-웰층을 포함하는
    CMOS 트랜지스터의 배치 구조.
  4. 제1항에 있어서, 상기 제2 CMOS 구조는
    제2 트리플 웰구조로 적층된 제2 저 저항층, 제2 딥 N-웰층 및 제2 P-웰층을 포함하는
    CMOS 트랜지스터의 배치 구조.
  5. 제2항에 있어서, 상기 제1 CMOS 구조는,
    복수의 CMOS 구조중에서 상기 고 저항 기판 상부의 제1 영역에 적층된 웰구조의 제1 저 저항층;
    상기 제1 저 저항층의 상부에 형성되어, 상기 제1 저 저항층에 의해 에워쌓인 웰구조의 제1 딥 N-웰층;
    상기 제1 딥 N-웰층의 상부에 형성되어, 상기 제1 딥 N-웰층에 의해 에워쌓인 웰구조의 제1 P-웰층; 및
    상기 제1 P-웰층의 상부에 형성되고, 상기 제1 CMOS 구조의 소스, 드레인 및 게이트를 형성하는 제1 소스 영역, 제1 드레인 영역 및 제1 게이트 영역;
    를 포함하는 CMOS 트랜지스터의 배치 구조.
  6. 제5항에 있어서, 상기 제2 CMOS 구조는,
    복수의 CMOS 구조중에서 상기 고 저항 기판 상부의 제2 영역에 적층된 웰구조의 제2 저 저항층;
    상기 제2 저 저항층의 상부에 형성되어, 상기 제2 저 저항층에 의해 에워쌓인 웰구조의 제2 딥 N-웰층;
    상기 제2 딥 N-웰층의 상부에 형성되어, 상기 제2 딥 N-웰층에 의해 에워쌓인 웰구조의 제2 P-웰층; 및
    상기 제2 P-웰층의 상부에 형성되고, 상기 제2 CMOS 구조의 소스, 드레인 및 게이트를 형성하는 제2 소스 영역, 제2 드레인 영역 및 제2 게이트 영역;
    를 포함하는 CMOS 트랜지스터의 배치 구조.
  7. 제6항에 있어서, 상기 고 저항 기판은
    상기 제1 저 저항층의 저항값 및 상기 제2 저 저항층의 저항값보다 큰 저항값을 갖는
    CMOS 트랜지스터의 배치 구조.
  8. 제6항 또는 제7항에 있어서, 상기 고 저항 기판은
    상기 제1 저 저항층 및 상기 제2 저 저항층의 두께보다 두껍고,
    상기 제1 저 저항층과 상기 제1 딥 N-웰층의 전체 두께 및 상기 제2 저 저항층과 상기 제2 딥 N-웰층의 전체 두께보다 얇은
    CMOS 트랜지스터의 배치 구조.
  9. 복수의 CMOS 구조를 포함하는 CMOS 트랜지스터의 배치 구조에 있어서,
    고 저항 영역을 갖는 고 저항 기판;
    복수의 CMOS 구조중에서 상기 고 저항 기판 상부의 제1 영역에 형성된 제1 트리플 웰구조의 제1 CMOS 구조; 및
    복수의 CMOS 구조중 상기 고 저항 기판 상부의 제2 영역에 형성되고, 상기 제2 영역은 상기 제1 영역과 이격된 제2 트리플 웰구조의 제2 CMOS 구조; 를 포함하고,
    상기 고 저항 기판은 상기 제1 트리플 웰구조와 상기 제2 트리플 웰구조를 서로 분리하도록 상기 제1 트리플 웰구조와 상기 제2 트리플 웰구조 사이에 형성된
    CMOS 트랜지스터의 배치 구조.
  10. 제9항에 있어서, 상기 제1 CMOS 구조는
    상기 제2 CMOS 구조와 동일한 반도체 타입인
    CMOS 트랜지스터의 배치 구조.
  11. 제9항에 있어서, 상기 제1 CMOS 구조의 제1 트리플 웰구조는
    적층된 제1 저 저항층, 제1 딥 N-웰층 및 제1 P-웰층을 포함하는
    CMOS 트랜지스터의 배치 구조.
  12. 제9항에 있어서, 상기 제2 CMOS 구조의 제2 트리플 웰구조는
    적층된 제2 저 저항층, 제2 딥 N-웰층 및 제2 P-웰층을 포함하는
    CMOS 트랜지스터의 배치 구조.
  13. 제10항에 있어서, 상기 제1 CMOS 구조는,
    복수의 CMOS 구조중에서 상기 고 저항 기판 상부의 제1 영역에 적층된 웰구조의 제1 저 저항층;
    상기 제1 저 저항층의 상부에 형성되어, 상기 제1 저 저항층에 의해 에워쌓인 웰구조의 제1 딥 N-웰층;
    상기 제1 딥 N-웰층의 상부에 형성되어, 상기 제1 딥 N-웰층에 의해 에워쌓인 웰구조의 제1 P-웰층; 및
    상기 제1 P-웰층의 상부에 형성되고, 상기 제1 CMOS 구조의 소스, 드레인 및 게이트를 형성하는 제1 소스 영역, 제1 드레인 영역 및 제1 게이트 영역;
    를 포함하는 CMOS 트랜지스터의 배치 구조.
  14. 제13항에 있어서, 상기 제2 CMOS 구조는,
    복수의 CMOS 구조중에서 상기 고 저항 기판 상부의 제2 영역에 적층된 웰구조의 제2 저 저항층;
    상기 제2 저 저항층의 상부에 형성되어, 상기 제2 저 저항층에 의해 에워쌓인 웰구조의 제2 딥 N-웰층;
    상기 제2 딥 N-웰층의 상부에 형성되어, 상기 제2 딥 N-웰층에 의해 에워쌓인 웰구조의 제2 P-웰층; 및
    상기 제2 P-웰층의 상부에 형성되고, 상기 제2 CMOS 구조의 소스, 드레인 및 게이트를 형성하는 제2 소스 영역, 제2 드레인 영역 및 제2 게이트 영역;
    를 포함하는 CMOS 트랜지스터의 배치 구조.
  15. 제14항에 있어서, 상기 고 저항 기판은
    상기 제1 저 저항층의 저항값 및 상기 제2 저 저항층의 저항값보다 큰 저항값을 갖는
    CMOS 트랜지스터의 배치 구조.
  16. 제14항 또는 제15항에 있어서, 상기 고 저항 기판은
    상기 제1 저 저항층 및 상기 제2 저 저항층의 두께보다 두껍고,
    상기 제1 저 저항층과 상기 제1 딥 N-웰층의 전체 두께 및 상기 제2 저 저항층과 상기 제2 딥 N-웰층의 전체 두께보다 얇은
    CMOS 트랜지스터의 배치 구조.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003052829A1 (en) 2001-12-14 2003-06-26 Hitachi, Ltd. Semiconductor device and method for manufacturing the same
JP2004517466A (ja) 2000-08-29 2004-06-10 ボイシ ステイト ユニヴァーシティー ダマシン・ダブルゲート・トランジスタ及びこれに関連する製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5384477A (en) * 1993-03-09 1995-01-24 National Semiconductor Corporation CMOS latchup suppression by localized minority carrier lifetime reduction
US5831313A (en) * 1996-08-15 1998-11-03 Integrated Device Technology, Inc. Structure for improving latch-up immunity and interwell isolation in a semiconductor device
US6107146A (en) * 1997-12-19 2000-08-22 Advanced Micro Devices, Inc. Method of replacing epitaxial wafers in CMOS process
US6144076A (en) * 1998-12-08 2000-11-07 Lsi Logic Corporation Well formation For CMOS devices integrated circuit structures
US6063672A (en) * 1999-02-05 2000-05-16 Lsi Logic Corporation NMOS electrostatic discharge protection device and method for CMOS integrated circuit
US5990523A (en) * 1999-05-06 1999-11-23 United Integrated Circuits Corp. Circuit structure which avoids latchup effect
TWI256724B (en) * 2003-08-06 2006-06-11 Sanyo Electric Co Semiconductor device
US7804669B2 (en) * 2007-04-19 2010-09-28 Qualcomm Incorporated Stacked ESD protection circuit having reduced trigger voltage
US20090160531A1 (en) * 2007-12-20 2009-06-25 Ati Technologies Ulc Multi-threshold voltage-biased circuits
US8472251B2 (en) * 2008-02-11 2013-06-25 Aplus Flash Technology, Inc. Single-polycrystalline silicon electrically erasable and programmable nonvolatile memory device
US7943445B2 (en) * 2009-02-19 2011-05-17 International Business Machines Corporation Asymmetric junction field effect transistor
JP2011049315A (ja) * 2009-08-26 2011-03-10 Toshiba Corp 半導体集積回路
US8309445B2 (en) * 2009-11-12 2012-11-13 International Business Machines Corporation Bi-directional self-aligned FET capacitor
US8305130B2 (en) * 2010-07-17 2012-11-06 Lsi Corporation Clamp circuit using PMOS and NMOS devices
US8541845B2 (en) * 2011-01-11 2013-09-24 Infineon Technologies Ag Semiconductor discharge devices and methods of formation thereof
KR101728320B1 (ko) * 2011-06-30 2017-04-20 삼성전자 주식회사 반도체 소자의 제조 방법
KR101876996B1 (ko) * 2011-12-07 2018-08-10 삼성전자 주식회사 반도체 소자
US20140001608A1 (en) * 2012-06-28 2014-01-02 Skyworks Solutions, Inc. Semiconductor substrate having high and low-resistivity portions
KR102070477B1 (ko) * 2012-06-28 2020-01-29 스카이워크스 솔루션즈, 인코포레이티드 고저항률 기판 상의 쌍극성 트랜지스터
GB2516878B (en) * 2013-08-02 2016-12-07 Cirrus Logic Int Semiconductor Ltd Read-out for MEMS capacitive transducers
US11488871B2 (en) * 2013-09-24 2022-11-01 Samar K. Saha Transistor structure with multiple halo implants having epitaxial layer over semiconductor-on-insulator substrate
US10553683B2 (en) * 2015-04-29 2020-02-04 Zeno Semiconductor, Inc. MOSFET and memory cell having improved drain current through back bias application
TWI694525B (zh) * 2015-04-29 2020-05-21 美商季諾半導體股份有限公司 通過施加回饋偏壓提高漏極電流的金屬氧化物半導體場效應電晶體（ｍｏｓｆｅｔ）和存儲單元
US9755647B1 (en) * 2016-10-14 2017-09-05 Altera Corporation Techniques for handling high voltage circuitry in an integrated circuit
US10580856B2 (en) * 2018-06-19 2020-03-03 Nxp Usa, Inc. Structure for improved noise signal isolation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004517466A (ja) 2000-08-29 2004-06-10 ボイシ ステイト ユニヴァーシティー ダマシン・ダブルゲート・トランジスタ及びこれに関連する製造方法
WO2003052829A1 (en) 2001-12-14 2003-06-26 Hitachi, Ltd. Semiconductor device and method for manufacturing the same
US20040232497A1 (en) 2001-12-14 2004-11-25 Satoru Akiyama Semiconductor device and method for manufacturing the same

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