KR20110119400A - 슬리티드 웰 터브를 갖는 반도체소자 - Google Patents
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Abstract
슬리티드 웰 터브를 갖는 반도체소자를 제공한다. 이 소자는 p형 반도체기판에 형성된 내측 P-웰을 구비한다. 상기 내측 P-웰을 가로지르는 다수의 게이트 전극들을 배치한다. 상기 내측 P-웰에 소스 영역들 및 드레인 영역들을 배치한다. 상기 내측 P-웰의 외측에 외측 P-웰을 배치한다. 상기 내측 P-웰 및 상기 p형 반도체기판 사이에 형성되고 적어도 하나의 슬릿(slit)을 구비하는 N-웰을 제공한다. 상기 내측 P-웰 및 상기 외측 P-웰 사이에 상기 N-웰과 접촉된 N형 가드링(N-type guard ring)을 배치한다. 상기 외측 P-웰에 P형 가드링(P-type guard ring)을 배치한다. 상기 내측 P-웰은 상기 슬릿(slit)을 통하여 상기 p형 반도체기판에 접촉된다.
Description
본 발명은 반도체장치에 관한 것으로, 특히 슬리티드 웰 터브(slitted well-tub)를 갖는 반도체소자에 관한 것이다.
반도체소자의 고집적화에 따라 이에스디(electrostatic discharge; ESD) 보호 소자(protection device)의 응답특성 개선을 위한 다양한 연구가 진행되고 있다. 그런데 상기 이에스디 보호 소자의 트리거(trigger) 전압을 감소하는데 여러 가지 난관에 봉착하게 된다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 우수한 응답특성을 보이는 이에스디(ESD) 보호 소자를 갖는 반도체소자를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 실시 예들은, 반도체소자를 제공한다. 상기 반도체소자는 제 1 도전형 반도체기판에 형성된 내측 제 1 도전형 웰을 구비한다. 상기 내측 제 1 도전형 웰을 가로지르는 다수의 게이트 전극들이 배치된다. 상기 내측 제 1 도전형 웰에 형성된 소스 영역들 및 드레인 영역들이 배치된다. 상기 제 1 도전형 반도체기판에 형성되고 상기 내측 제 1 도전형 웰의 외부에 배치된 외측 제 1 도전형 웰이 제공된다. 상기 소스 영역들 및 상기 드레인 영역들 하부에 형성되고 적어도 하나의 슬릿(slit)을 구비하는 제 2 도전형 웰이 배치된다. 상기 외측 제 1 도전형 웰에 형성된 제 1 도전형 가드링이 제공된다.
몇몇 실시 예에 있어서, 상기 제 1 도전형은 P형 또는 N형 이며, 상기 제 1 도전형이 P형인 경우 상기 제 2 도전형은 N형이고, 상기 제 1 도전형이 N형인 경우 상기 제 2 도전형은 P형일수있다.
다른 실시 예에 있어서, 상기 제 2 도전형 웰은 상기 내측 제 1 도전형 웰 및 상기 제 1 도전형 반도체기판 사이에 배치할 수 있다. 상기 내측 제 1 도전형 웰은 상기 슬릿(slit)을 통하여 상기 제 1 도전형 반도체기판에 접촉될 수 있다.
또 다른 실시 예에 있어서, 상기 내측 제 1 도전형 웰 및 상기 외측 제 1 도전형 웰 사이에 제 2 도전형 가드링을 배치할 수 있다. 상기 제 2 도전형 가드링은 상기 제 2 도전형 웰과 접촉할 수 있다. 더 나아가서, 상기 내측 제 1 도전형 웰은 상기 제 2 도전형 가드링에 의하여 상기 외측 제 1 도전형 웰과 분리될 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 도전형 가드링 및 상기 제 2 도전형 가드링은 서로 접촉할 수 있다.
또 다른 실시 예에 있어서, 상기 내측 제 1 도전형 웰 및 상기 외측 제 1 도전형 웰 사이에 형성된 소자분리막을 제공할 수 있다. 상기 소자분리막은 상기 제 2 도전형 가드링 및 상기 소스 영역들 사이에 개재될 수 있으며, 상기 소자분리막은 상기 제 2 도전형 가드링 및 상기 드레인 영역들 사이에 개재될 수 있다. 상기 소자분리막은 상기 제 1 도전형 가드링 및 상기 제 2 도전형 가드링 사이에 개재될 수 있다.
또 다른 실시 예에 있어서, 상기 소자분리막은 상기 제 2 도전형 웰과 접촉할 수 있다. 이 경우에, 상기 내측 제 1 도전형 웰은 상기 소자분리막에 의하여 상기 외측 제 1 도전형 웰과 분리될 수 있다.
또 다른 실시 예에 있어서, 상기 슬릿(slit)은 상기 제 2 도전형 웰의 가운데를 가로지를 수 있다. 또한, 상기 슬릿(slit)은 상기 게이트 전극들 중 선택된 하나에 대하여 평행하게 정렬할 수 있다.
또 다른 실시 예에 있어서, 상기 드레인 영역들에 전기적으로 접속된 입출력 패드(I/O pad)를 제공할 수 있다. 상기 게이트 전극들, 상기 소스 영역들 및 상기 제 1 도전형 가드링에 접속된 접지배선을 제공할 수 있다.
또한, 본 발명의 실시 예들은, 다른 반도체소자를 제공한다. 이 소자는 p형 반도체기판에 형성된 내측 P-웰(inner P-well)을 구비한다. 상기 내측 P-웰을 가로지르는 다수의 게이트 전극들이 배치된다. 상기 내측 P-웰에 형성된 소스 영역들 및 드레인 영역들을 구비한다. 상기 p형 반도체기판에 형성되고 상기 내측 P-웰의 외측에 배치된 외측 P-웰(outer P-well)을 구비한다. 상기 내측 P-웰 및 상기 p형 반도체기판 사이에 형성되고 적어도 하나의 슬릿(slit)을 구비하는 N-웰(N-well)을 제공한다. 상기 내측 P-웰 및 상기 외측 P-웰 사이에 형성되고 상기 N-웰(N-well)과 접촉된 N형 가드링(N-type guard ring)을 구비한다. 상기 외측 P-웰에 형성된 P형 가드링(P-type guard ring)을 구비한다. 상기 내측 P-웰은 상기 슬릿(slit)을 통하여 상기 p형 반도체기판에 접촉된다.
이에 더하여, 본 발명의 실시 예들은, 또 다른 반도체소자를 제공한다. 이 소자는 p형 반도체기판에 형성된 내측 P-웰(inner P-well)을 구비한다. 상기 내측 P-웰을 가로지르는 다수의 게이트 전극들을 배치한다. 상기 내측 P-웰에 소스 영역들 및 드레인 영역들을 배치한다. 상기 내측 P-웰의 외측에 외측 P-웰(outer P-well)을 배치한다. 상기 내측 P-웰 및 상기 p형 반도체기판 사이에 형성되고 적어도 하나의 슬릿(slit)을 구비하는 N-웰(N-well)을 제공한다. 상기 내측 P-웰 및 상기 외측 P-웰 사이에 상기 N-웰과 접촉된 소자분리막을 배치한다. 상기 외측 P-웰에 P형 가드링(P-type guard ring)을 배치한다. 상기 내측 P-웰은 상기 슬릿(slit)을 통하여 상기 p형 반도체기판에 접촉된다.
본 발명의 실시 예들에 따르면, N-웰 및 N형 가드링으로 구성된 슬리티드 웰 터브(slitted well-tub)가 제공된다. 상기 N-웰은 적어도 하나의 슬릿(slit)을 구비한다. 상기 슬릿(slit)은 P형 가드링 및 내측 P-웰 간의 전기적 접속 경로를 제공하는 역할을 한다. 내측 P-웰은 상기 슬릿, P형 반도체기판, 외측 P-웰 및 P형 가드링을 경유하여 접지배선에 전기적으로 접속된다. 상기 N-웰, 상기 슬릿 및 상기 N형 가드링의 존재에 기인하여, 상기 내측 P-웰 및 상기 P형 가드링 사이의 전기적 접속 경로는 종래에 비하여 상대적으로 길고 균일해질 수 있다. 이에 따라, 고집적화에 유리한 구조를 구비하며, 턴온(turn-on) 시간 감소, 트리거(trigger) 전압 감소, 전류구동능력 증가, 홀딩(holding) 전압 감소 및 발열량 감소와 같은 우수한 응답특성을 보이는 지지엔모스(grounded-gate NMOS; ggNMOS)를 구현할 수 있다. 상기 지지엔모스(ggNMOS)는 이에스디(electrostatic discharge; ESD) 보호 소자(protection device)로 활용할 수 있다.
도 1은 본 발명의 제 1 실시 예에 따른 반도체소자를 설명하기 위한 평면도이다.
도 2는 도 1의 일부분을 보여주는 부분 평면도이다.
도 3은 도 1의 절단선 I-I'을 따라 취해진 단면도이다.
도 4는 본 발명의 제 1 실시 예에 따른 반도체소자의 동작을 설명하기 위하여 도 3의 단면도 상에 개략적인 회로 구성을 추가한 것이다.
도 5는 도 4의 등가 회로도이다.
도 6은 본 발명의 제 2 실시 예에 따른 반도체소자를 설명하기 위한 평면도이다.
도 7은 도 6의 절단선 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 8은 본 발명의 제 3 실시 예에 따른 반도체소자를 설명하기 위한 평면도이다.
도 9는 도 8의 절단선 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 10은 본 발명의 제 4 실시 예에 따른 반도체소자를 설명하기 위한 평면도이다.
도 11은 도 10의 일부분을 보여주는 부분 평면도이다.
도 12는 도 10의 절단선 Ⅳ-Ⅳ'을 따라 취해진 단면도이다.
도 13 내지 도 16은 본 발명의 제 5 실시 예에 따른 반도체소자를 설명하기 위한 부분 평면도들이다.
도 17은 본 발명의 제 6 실시 예에 따른 반도체소자를 갖는 전자 장치의 시스템 블록도이다.
도 2는 도 1의 일부분을 보여주는 부분 평면도이다.
도 3은 도 1의 절단선 I-I'을 따라 취해진 단면도이다.
도 4는 본 발명의 제 1 실시 예에 따른 반도체소자의 동작을 설명하기 위하여 도 3의 단면도 상에 개략적인 회로 구성을 추가한 것이다.
도 5는 도 4의 등가 회로도이다.
도 6은 본 발명의 제 2 실시 예에 따른 반도체소자를 설명하기 위한 평면도이다.
도 7은 도 6의 절단선 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 8은 본 발명의 제 3 실시 예에 따른 반도체소자를 설명하기 위한 평면도이다.
도 9는 도 8의 절단선 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 10은 본 발명의 제 4 실시 예에 따른 반도체소자를 설명하기 위한 평면도이다.
도 11은 도 10의 일부분을 보여주는 부분 평면도이다.
도 12는 도 10의 절단선 Ⅳ-Ⅳ'을 따라 취해진 단면도이다.
도 13 내지 도 16은 본 발명의 제 5 실시 예에 따른 반도체소자를 설명하기 위한 부분 평면도들이다.
도 17은 본 발명의 제 6 실시 예에 따른 반도체소자를 갖는 전자 장치의 시스템 블록도이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제 1, 제 2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
[
실시예
1]
도 1은 본 발명의 제 1 실시 예에 따른 반도체소자를 설명하기 위한 평면도이고, 도 2는 도 1의 일부분을 보여주는 부분 평면도이며, 도 3은 도 1의 절단선 I-I'을 따라 취해진 단면도이다. 또한, 도 4는 본 발명의 제 1 실시 예에 따른 반도체소자의 동작을 설명하기 위하여 도 3의 단면도 상에 개략적인 회로 구성을 추가한 것이며, 도 5는 도 4의 등가 회로도이다.
도 1 , 도 2 및 도 3을 참조하면, 본 발명의 제 1 실시 예에 따른 반도체소자는 제 1 도전형 반도체기판(21)에 형성된 제 1 도전형 웰(23, 23A, 23P), 제 1 도전형 가드링(25), 제 2 도전형 웰(33) 및 제 2 도전형 가드링(34)을 포함할 수 있다. 본 발명의 실시 예들에 있어서, 제 1 도전형은 P형 또는 N형 일 수 있다. 또한, 제 2 도전형은 상기 제 1 도전형과 다른 도전형일 수 있다. 즉, 상기 제 1 도전형이 P형이면 상기 제 2 도전형은 N형이고, 상기 제 1 도전형이 N형이면 상기 제 2 도전형은 P형일 수 있다. 이하에서는, 상기 제 1 도전형은 P형이고 상기 제 2 도전형은 N형인 경우를 상정하여 설명하기로 한다.
상기 제 1 도전형 반도체기판(21)은 P형 반도체기판(21)으로 지칭하기로 한다. 또한, 상기 제 1 도전형 웰(23, 23A, 23P)은 P-웰(P-well; 23, 23A, 23P)로 지칭하고, 상기 제 1 도전형 가드링(25)은 P형 가드링(P-type guard ring; 25)으로 지칭하며, 상기 제 2 도전형 웰(33)은 N-웰(N-well; 33)로 지칭하고, 상기 제 2 도전형 가드링(34)은 N형 가드링(N-type guard ring; 34)으로 지칭하기로 한다. 여기서, 상기 P-웰(P-well; 23, 23A, 23P)은 내측 P-웰(inner P-well; 23A, 23P) 및 외측 P-웰(outer P-well; 23)로 구분할 수 있다. 상기 내측 P-웰(inner P-well; 23A, 23P)은 제 1 영역(23A) 및 제 2 영역(23P)으로 구분할 수 있다. 상기 P형 반도체기판(21)은 P형 불순물이온들을 함유하는 실리콘웨이퍼와 같은 단결정반도체일 수 있다. 상기 P-웰(23, 23A, 23P)은 상기 P형 반도체기판(21)보다 높은 농도의 P형 불순물이온들을 함유하는 단결정반도체일 수 있다. 여기서, 상기 P형 불순물이온들은 B(Boron)일 수 있다.
도 3에 도시된 바와 같이, 상기 P-웰(23, 23A, 23P)은 상기 P형 반도체기판(21)의 표면을 따라 배치될 수 있다. 상기 N-웰(33)은 상기 내측 P-웰(23A, 23P)의 하부에 형성할 수 있다. 예를 들면, 상기 N-웰(33)은 상기 내측 P-웰(23A, 23P) 및 상기 P형 반도체기판(21) 사이에 배치될 수 있다. 상기 N-웰(33)은 N형 불순물이온들을 함유하는 단결정반도체일 수 있다. 여기서, 상기 N형 불순물이온들은 P(Phosphorus) 또는 As(Arsenic)일 수 있다. 상기 N-웰(33)은 적어도 하나의 슬릿(slit; 33S)을 구비할 수 있다. 상기 내측 P-웰(23A, 23P)은 상기 슬릿(33S)을 통하여 상기 P형 반도체기판(21)과 접촉할 수 있다. 도 2에 도시된 바와 같이, 상기 슬릿(33S)이 상기 N-웰(33)을 가로지르는 경우, 상기 N-웰(33)은 두 개의 영역으로 분할될 수 있다. 상기 슬릿(33S)은 상기 N-웰(33)의 가운데를 가로지를 수 있다.
상기 P-웰(23, 23A, 23P)에 상기 제 1 영역(23A)을 한정하는 소자분리막(27)을 제공할 수 있다. 상기 소자분리막(27)은 상기 제 1 영역(23A)의 측벽들을 둘러싸도록 형성할 수 있다. 상기 소자분리막(27)은 에스티아이(shallow trench isolation; STI) 기술을 이용하여 형성할 수 있다. 상기 소자분리막(27)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다. 상기 소자분리막(27)은 상기 N-웰(33) 상에 중첩할 수 있다. 상기 소자분리막(27)은 상기 N-웰(33)과 분리될 수 있다.
몇몇 다른 실시 예에서, 상기 소자분리막(27)은 상기 N-웰(33)과 접촉할 수 있다.
상기 제 1 영역(23A)을 가로지르는 다수의 게이트 전극들(51, 52, 53, 54, 55, 56)을 배치할 수 있다. 상기 게이트 전극들(51, 52, 53, 54, 55, 56)은 서로 평행한 제 1 내지 제 6 게이트 전극들(51, 52, 53, 54, 55, 56)로 구성할 수 있다. 상기 게이트 전극들(51, 52, 53, 54, 55, 56) 및 상기 제 1 영역(23A) 사이에 게이트 유전막(49)이 개재될 수 있다. 상기 게이트 전극들(51, 52, 53, 54, 55, 56)은 폴리실리콘막, 금속실리사이드막, 금속막, 또는 이들의 조합막과 같은 도전막으로 형성할 수 있다. 상기 게이트 유전막(49)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 고유전막(high-K dielectric), 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다. 도 1에 도시된 바와 같이, 상기 게이트 전극들(51, 52, 53, 54, 55, 56)은 상기 제 1 영역(23A)을 완전히 가로지르고 상기 소자분리막(27) 상에 연장될 수 있다. 몇몇 실시 예에서, 상기 게이트 전극들(51, 52, 53, 54, 55, 56)은 2개 내지 20개 일수 있다.
상기 게이트 전극들(51, 52, 53, 54, 55, 56) 양측에 인접한 상기 제 1 영역(23A)에 소스 영역들(41, 43, 45, 47) 및 드레인 영역들(42, 44, 46)을 배치할 수 있다. 상기 소자분리막(27)의 바닥은 상기 소스 영역들(41, 43, 45, 47) 및 상기 드레인 영역들(42, 44, 46)보다 낮은 레벨을 갖도록 형성할 수 있다. 상기 소스 영역들(41, 43, 45, 47) 및 상기 드레인 영역들(42, 44, 46)은 제 2 도전형 불순물이온들을 주입하여 형성할 수 있다. 이하에서는, 상기 소스 영역들(41, 43, 45, 47) 및 상기 드레인 영역들(42, 44, 46)이 N형 불순물이온들을 함유하는 경우를 상정하여 설명하기로 한다.
예를 들면, 상기 제 1 및 제 2 게이트 전극들(51, 52) 사이의 상기 제 1 영역(23A)에 제 1 드레인 영역(42)을 배치할 수 있으며, 상기 제 3 및 제 4 게이트 전극들(53, 54) 사이의 상기 제 1 영역(23A)에 제 2 드레인 영역(44)을 배치할 수 있고, 상기 제 5 및 제 6 게이트 전극들(55, 56) 사이의 상기 제 1 영역(23A)에 제 3 드레인 영역(46)을 배치할 수 있다. 또한, 상기 제 1 게이트 전극(51) 및 상기 소자분리막(27) 사이의 상기 제 1 영역(23A)에 제 1 소스 영역(41)을 배치할 수 있으며, 상기 제 2 및 제 3 게이트 전극들(52, 53) 사이의 상기 제 1 영역(23A)에 제 2 소스 영역(43)을 배치할 수 있고, 상기 제 4 및 제 5 게이트 전극들(54, 55) 사이의 상기 제 1 영역(23A)에 제 3 소스 영역(45)을 배치할 수 있으며, 상기 제 6 게이트 전극(56) 및 상기 소자분리막(27) 사이의 상기 제 1 영역(23A)에 제 4 소스 영역(47)을 배치할 수 있다.
상기 슬릿(slit; 33S)은 상기 게이트 전극들(51, 52, 53, 54, 55, 56)에 평행하게 배치할 수 있다. 예를 들면, 상기 슬릿(slit; 33S)은 상기 제 3 및 제 4 게이트 전극들(53, 54) 사이에 정렬할 수 있다.
상기 N형 가드링(N-type guard ring; 34)은 상기 내측 P-웰(inner P-well; 23A, 23P) 및 상기 외측 P-웰(outer P-well; 23) 사이를 관통하여 상기 N-웰(33)과 접촉할 수 있다. 즉, 상기 N형 가드링(34)은 상기 내측 P-웰(23A, 23P)을 한정할 수 있다. 상기 N형 가드링(34)은 상기 소자분리막(27)을 관통할 수 있다. 상기 제 2 영역(23P)은 상기 제 1 영역(23A)의 하부에 배치될 수 있다. 상기 제 2 영역(23P)의 측벽들은 상기 N형 가드링(34)에 의하여 완전히 둘러싸일 수 있다. 상기 제 1 영역(23A) 또한 상기 N형 가드링(34)에 의하여 완전히 둘러싸일 수 있다. 즉, 상기 제 1 영역(23A) 및 상기 제 2 영역(23P)은 상기 N형 가드링(34) 및 상기 소자분리막(27)에 의하여 상기 외측 P-웰(23)과 격리될 수 있다. 그러나 상기 제 1 영역(23A) 및 상기 제 2 영역(23P)은 상기 슬릿(33S)을 통하여 상기 P형 반도체기판(21)과 전기적으로 접속될 수 있다. 상기 N형 가드링(34)은 N형 불순물이온들을 함유하는 실리콘막과 같은 반도체막으로 형성할 수 있다.
몇몇 다른 실시 예에서, 상기 N-웰(33)은 상기 제 2 영역(23P) 내에 형성할 수도 있다.
상기 P형 가드링(P-type guard ring; 25)은 상기 N형 가드링(34)의 외 측에 제공할 수 있다. 상기 P형 가드링(25)은 상기 내측 P-웰(23A, 23P) 및 상기 N형 가드링(34)의 외 측을 둘러싸도록 배치할 수 있다. 상기 P형 가드링(25)은 상기 P-웰(23, 23A, 23P)보다 높은 농도의 P형 불순물이온들을 함유하는 반도체막으로 형성할 수 있다. 상기 P형 가드링(25)은 상기 외측 P-웰(23)에 접촉할 수 있다. 상기 P형 가드링(25)은 상기 외측 P-웰(23), 상기 P형 반도체기판(21)을 경유하여 상기 내측 P-웰(23A, 23P)과 전기적으로 접속될 수 있다. 상기 P형 가드링(25) 및 상기 N형 가드링(34) 사이에 상기 소자분리막(27)이 개재될 수 있다.
몇몇 다른 실시 예에서, 상기 P형 가드링(25)의 측벽은 상기 N형 가드링(34)의 측벽에 접촉할 수 있다.
상술한 바와 같이, 상기 N-웰(33)은 적어도 하나의 상기 슬릿(slit; 33S)을 구비할 수 있다. 상기 N-웰(33) 및 상기 N형 가드링(34)은 슬리티드 웰 터브(slitted well-tub)를 구성할 수 있다. 상기 슬릿(slit; 33S)은 상기 P형 가드링(25) 및 상기 내측 P-웰(23A, 23P) 간의 전기적 접속 경로를 제공하는 역할을 할 수 있다.
도 4 및 도 5를 참조하면, 본 발명의 제 1 실시 예에 따른 반도체소자는 입출력 패드(I/O pad; 15), 개별소자(discrete device; 19), 및 지지엔모스(grounded-gate NMOS; ggNMOS; 500)를 포함할 수 있다. 상기 지지엔모스(ggNMOS; 500)는 제 1 배선(16)을 경유하여 상기 입출력 패드(15)에 전기적으로 접속될 수 있다. 상기 개별소자(19)는 제 2 배선(17)을 경유하여 상기 입출력 패드(15)에 전기적으로 접속될 수 있다.
상기 P형 반도체기판(21), 상기 외측 P-웰(23), 상기 P형 가드링(25), 상기 N-웰(33), 상기 N형 가드링(34), 상기 내측 P-웰(23A, 23P), 상기 소스 영역들(41, 43, 45, 47), 상기 드레인 영역들(42, 44, 46) 및 상기 게이트 전극들(51, 52, 53, 54, 55, 56)은 상기 지지엔모스(ggNMOS; 500)를 구성할 수 있다. 상기 드레인 영역들(42, 44, 46)은 상기 제 1 배선(16)에 전기적으로 접속될 수 있다. 상기 게이트 전극들(51, 52, 53, 54, 55, 56), 상기 소스 영역들(41, 43, 45, 47), 및 상기 P형 가드링(25)은 접지배선(18)에 전기적으로 접속될 수 있다. 상기 입출력 패드(15)는 상기 P형 반도체기판(21) 상에 상기 지지엔모스(ggNMOS; 500)와 인접하게 배치될 수 있다. 상기 게이트 전극들(51, 52, 53, 54, 55, 56), 상기 소스 영역들(41, 43, 45, 47), 상기 드레인 영역들(42, 44, 46), 및 상기 내측 P-웰(23A, 23P)은 제 1 내지 제 6 핑거 트랜지스터들(finger transistors; T1, T2, T3, T4, T5, T6)로 해석할 수 있다.
상기 내측 P-웰(23A, 23P)은 상기 슬릿(33S), 상기 P형 반도체기판(21), 상기 외측 P-웰(23) 및 상기 P형 가드링(25)을 경유하여 상기 접지배선(18)에 전기적으로 접속될 수 있다. 상기 내측 P-웰(23A, 23P), 상기 P형 반도체기판(21), 상기 외측 P-웰(23) 및 상기 P형 가드링(25)은 직렬연결된 기판저항(R1)으로 해석할 수 있다. 불순물 농도의 차이에 기인하여, 상기 P형 반도체기판(21)은 상기 P-웰(23, 23A, 23P)보다 높은 전기저항을 보인다. 상기 N-웰(33), 상기 슬릿(33S) 및 상기 N형 가드링(34)의 존재에 기인하여, 상기 내측 P-웰(23A, 23P) 및 상기 P형 가드링(25) 사이의 전기적 접속경로는 종래에 비하여 상대적으로 길어질 수 있다. 이에 따라, 상기 기판저항(R1)은 종래에 비하여 현저히 증가할 수 있다. 이 경우에, 상기 지지엔모스(ggNMOS; 500)는 턴온(turn-on) 시간 감소, 트리거(trigger) 전압 감소, 홀딩(holding) 전압 감소 및 발열량 감소와 같은 우수한 특성을 보인다.
더 나아가서, 상기 제 1 내지 제 6 핑거 트랜지스터들(T1, T2, T3, T4, T5, T6)의 각각에 있어서, 상기 기판저항(R1)은 종래에 비하여 상대적으로 균일한 특성을 보일 수 있다. 예를 들면, 상기 제 1 내지 제 6 핑거 트랜지스터들(T1, T2, T3, T4, T5, T6)은 종래에 비하여 상대적으로 균일한 턴온(turn-on)특성을 보일 수 있다. 이에 따라, 상기 지지엔모스(ggNMOS; 500)는 종래에 비하여 우수한 전류구동능력을 갖는다.
[
실시예
2]
도 6은 본 발명의 제 2 실시 예에 따른 반도체소자를 설명하기 위한 평면도이고, 도 7은 도 6의 절단선 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 6 및 도 7을 참조하면, 본 발명의 제 2 실시 예에 따른 반도체소자는 P형 반도체기판(21)에 형성된 P-웰(P-well; 23, 23A, 23P), P형 가드링(P-type guard ring; 25), N-웰(N-well; 33) 및 N형 가드링(N-type guard ring; 34A)을 포함할 수 있다. 상기 P형 가드링(25)의 측벽은 상기 N형 가드링(34)의 측벽에 접촉할 수 있다.
상기 P-웰(23, 23A, 23P)은 내측 P-웰(inner P-well; 23A, 23P) 및 외측 P-웰(outer P-well; 23)로 구분할 수 있다. 상기 내측 P-웰(inner P-well; 23A, 23P)은 제 1 영역(23A) 및 제 2 영역(23P)으로 구분할 수 있다. 상기 N-웰(33)은 상기 내측 P-웰(23A, 23P)의 하부에 형성할 수 있다. 상기 N-웰(33)은 적어도 하나의 슬릿(slit; 33S)을 구비할 수 있다. 상기 P-웰(23, 23A, 23P)에 상기 제 1 영역(23A)을 한정하는 소자분리막(27)을 제공할 수 있다.
상기 제 1 영역(23A)을 가로지르는 다수의 게이트 전극들(51, 52, 53, 54, 55, 56)을 배치할 수 있다. 상기 게이트 전극들(51, 52, 53, 54, 55, 56)은 서로 평행한 제 1 내지 제 6 게이트 전극들(51, 52, 53, 54, 55, 56)로 구성할 수 있다. 상기 게이트 전극들(51, 52, 53, 54, 55, 56) 및 상기 제 1 영역(23A) 사이에 게이트 유전막(49)이 개재될 수 있다. 상기 게이트 전극들(51, 52, 53, 54, 55, 56) 양측에 인접한 상기 제 1 영역(23A)에 소스 영역들(41, 43, 45, 47) 및 드레인 영역들(42, 44, 46)을 배치할 수 있다. 상기 슬릿(slit; 33S)은 상기 게이트 전극들(51, 52, 53, 54, 55, 56)에 평행하게 배치할 수 있다. 예를 들면, 상기 슬릿(slit; 33S)은 제 3 및 제 4 게이트 전극들(53, 54) 사이에 정렬할 수 있다.
상기 N형 가드링(N-type guard ring; 34A)은 상기 내측 P-웰(inner P-well; 23A, 23P) 및 상기 외측 P-웰(outer P-well; 23) 사이를 관통하여 상기 N-웰(33)과 접촉할 수 있다. 즉, 상기 N형 가드링(34A)은 상기 내측 P-웰(23A, 23P)을 한정할 수 있다. 상기 제 2 영역(23P)은 상기 제 1 영역(23A)의 하부에 배치될 수 있다. 상기 제 2 영역(23P)의 측벽들은 상기 N형 가드링(34A)에 의하여 완전히 둘러싸일 수 있다. 상기 제 1 영역(23A) 또한 상기 N형 가드링(34A)에 의하여 완전히 둘러싸일 수 있다. 즉, 상기 제 1 영역(23A) 및 상기 제 2 영역(23P)은 상기 N형 가드링(34A) 및 상기 소자분리막(27)에 의하여 상기 외측 P-웰(23)과 격리될 수 있다. 그러나 상기 내측 P-웰(23A, 23P)은 상기 슬릿(33S)을 통하여 상기 P형 반도체기판(21)과 전기적으로 접속될 수 있다.
상기 P형 가드링(P-type guard ring; 25)은 상기 N형 가드링(34A)의 외 측에 제공할 수 있다. 상기 P형 가드링(25)은 상기 내측 P-웰(23A, 23P) 및 상기 N형 가드링(34A)의 외 측을 둘러싸도록 배치할 수 있다. 상기 P형 가드링(25)은 상기 P-웰(23, 23A, 23P)보다 높은 농도의 P형 불순물이온들을 함유하는 반도체막으로 형성할 수 있다. 상기 P형 가드링(25)은 상기 외측 P-웰(23), 상기 P형 반도체기판(21)을 경유하여 상기 내측 P-웰(23A, 23P)과 전기적으로 접속될 수 있다.
상술한 바와 같이, 상기 N-웰(33)은 적어도 하나의 상기 슬릿(slit; 33S)을 구비할 수 있다. 상기 N-웰(33) 및 상기 N형 가드링(34A)은 슬리티드 웰 터브(slitted well-tub)를 구성할 수 있다. 상기 슬릿(slit; 33S)은 상기 P형 가드링(25) 및 상기 내측 P-웰(23A, 23P) 간의 전기적 접속 경로를 제공하는 역할을 할 수 있다. 상기 N-웰(33), 상기 슬릿(33S) 및 상기 N형 가드링(34A)의 존재에 기인하여, 상기 내측 P-웰(23A, 23P) 및 상기 P형 가드링(25) 사이의 전기적 접속경로는 종래에 비하여 상대적으로 길고 균일해질 수 있다.
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실시예
3]
도 8은 본 발명의 제 3 실시 예에 따른 반도체소자를 설명하기 위한 평면도이고, 도 9는 도 8의 절단선 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 8 및 도 9를 참조하면, 본 발명의 제 3 실시 예에 따른 반도체소자는 P형 반도체기판(21)에 형성된 P-웰(P-well; 23, 23A), P형 가드링(P-type guard ring; 25), N-웰(N-well; 33) 및 소자분리막(27)을 포함할 수 있다.
상기 P-웰(23, 23A)은 내측 P-웰(inner P-well; 23A) 및 외측 P-웰(outer P-well; 23)로 구분할 수 있다. 상기 소자분리막(27)은 상기 내측 P-웰(inner P-well; 23A) 및 상기 외측 P-웰(outer P-well; 23) 사이를 관통하여 상기 N-웰(33)과 접촉할 수 있다. 상기 N-웰(33)은 상기 내측 P-웰(23A)의 하부에 형성할 수 있다. 상기 N-웰(33)은 적어도 하나의 슬릿(slit; 33S)을 구비할 수 있다. 상기 P형 가드링(25)의 측벽은 상기 소자분리막(27)의 측벽에 접촉할 수 있다. 몇몇 실시 예에서, 상기 P형 가드링(25)은 상기 소자분리막(27)과 분리될 수 있다.
상기 내측 P-웰(23A)을 가로지르는 다수의 게이트 전극들(51, 52, 53, 54, 55, 56)을 배치할 수 있다. 상기 게이트 전극들(51, 52, 53, 54, 55, 56)은 서로 평행한 제 1 내지 제 6 게이트 전극들(51, 52, 53, 54, 55, 56)로 구성할 수 있다. 상기 게이트 전극들(51, 52, 53, 54, 55, 56) 및 상기 내측 P-웰(23A) 사이에 게이트 유전막(49)이 개재될 수 있다. 상기 게이트 전극들(51, 52, 53, 54, 55, 56) 양측에 인접한 상기 내측 P-웰(23A)에 소스 영역들(41, 43, 45, 47) 및 드레인 영역들(42, 44, 46)을 배치할 수 있다. 상기 슬릿(slit; 33S)은 상기 게이트 전극들(51, 52, 53, 54, 55, 56)에 평행하게 배치할 수 있다. 예를 들면, 상기 슬릿(slit; 33S)은 제 3 및 제 4 게이트 전극들(53, 54) 사이에 정렬할 수 있다.
상기 내측 P-웰(23A)의 측벽들은 상기 소자분리막(27)에 의하여 완전히 둘러싸일 수 있다. 즉, 상기 내측 P-웰(23A)은 상기 소자분리막(27)에 의하여 상기 외측 P-웰(23)과 격리될 수 있다. 그러나 상기 내측 P-웰(23A)은 상기 슬릿(33S)을 통하여 상기 P형 반도체기판(21)과 전기적으로 접속될 수 있다.
상기 P형 가드링(P-type guard ring; 25)은 상기 소자분리막(27)의 외 측에 제공할 수 있다. 상기 P형 가드링(25)은 상기 외측 P-웰(23), 상기 P형 반도체기판(21)을 경유하여 상기 내측 P-웰(23A)과 전기적으로 접속될 수 있다.
상술한 바와 같이, 상기 N-웰(33)은 적어도 하나의 상기 슬릿(slit; 33S)을 구비할 수 있다. 상기 슬릿(slit; 33S)은 상기 P형 가드링(25) 및 상기 내측 P-웰(23A) 간의 전기적 접속 경로를 제공하는 역할을 할 수 있다. 상기 N-웰(33), 상기 슬릿(33S) 및 상기 소자분리막(27)의 존재에 기인하여, 상기 내측 P-웰(23A) 및 상기 P형 가드링(25) 사이의 전기적 접속경로는 종래에 비하여 상대적으로 길고 균일해질 수 있다.
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실시예
4]
도 10은 본 발명의 제 4 실시 예에 따른 반도체소자를 설명하기 위한 평면도이고, 도 11은 도 10의 일부분을 보여주는 부분 평면도이며, 도 12는 도 10의 절단선 Ⅳ-Ⅳ'을 따라 취해진 단면도이다.
도 10, 도 11 및 도 12를 참조하면, 본 발명의 제 4 실시 예에 따른 반도체소자는 P형 반도체기판(21)에 형성된 P-웰(P-well; 23, 23A, 23P), P형 가드링(P-type guard ring; 25), N-웰(N-well; 33A) 및 N형 가드링(N-type guard ring; 34)을 포함할 수 있다. 상기 N-웰(33A)은 서로 분리된 두 개의 슬릿(slit; 33S)을 구비할 수 있다.
상기 P-웰(23, 23A, 23P)은 내측 P-웰(inner P-well; 23A, 23P) 및 외측 P-웰(outer P-well; 23)로 구분할 수 있다. 상기 내측 P-웰(inner P-well; 23A, 23P)은 제 1 영역(23A) 및 제 2 영역(23P)으로 구분할 수 있다. 상기 N-웰(33A)은 상기 내측 P-웰(23A, 23P)의 하부에 형성할 수 있다. 상기 P-웰(23, 23A, 23P)에 상기 제 1 영역(23A)을 한정하는 소자분리막(27)을 제공할 수 있다.
상기 제 1 영역(23A)을 가로지르는 다수의 게이트 전극들(51, 52, 53, 54, 55, 56)을 배치할 수 있다. 상기 게이트 전극들(51, 52, 53, 54, 55, 56)은 서로 평행한 제 1 내지 제 6 게이트 전극들(51, 52, 53, 54, 55, 56)로 구성할 수 있다. 상기 게이트 전극들(51, 52, 53, 54, 55, 56) 및 상기 제 1 영역(23A) 사이에 게이트 유전막(49)이 개재될 수 있다. 상기 게이트 전극들(51, 52, 53, 54, 55, 56) 양측에 인접한 상기 제 1 영역(23A)에 소스 영역들(41, 43, 45, 47) 및 드레인 영역들(42, 44, 46)을 배치할 수 있다.
상기 슬릿(slit; 33S)은 상기 게이트 전극들(51, 52, 53, 54, 55, 56)에 평행하게 배치할 수 있다. 예를 들면, 상기 슬릿(slit; 33S)은 제 2 게이트 전극(52) 및 제 5 게이트 전극(55)의 하부에 평행하게 정렬할 수 있다. 상기 N-웰(33A)은 상기 슬릿(33S)에 의하여 세 개의 영역으로 분할될 수 있다.
상기 N형 가드링(N-type guard ring; 34)은 상기 내측 P-웰(inner P-well; 23A, 23P) 및 상기 외측 P-웰(outer P-well; 23) 사이를 관통하여 상기 N-웰(33A)과 접촉할 수 있다. 상기 제 2 영역(23P)은 상기 제 1 영역(23A)의 하부에 배치될 수 있다. 상기 제 1 영역(23A) 및 상기 제 2 영역(23P)은 상기 N형 가드링(34) 및 상기 소자분리막(27)에 의하여 상기 외측 P-웰(23)과 격리될 수 있다. 그러나 상기 제 1 영역(23A) 및 상기 제 2 영역(23P)은 상기 슬릿(33S)을 통하여 상기 P형 반도체기판(21)과 전기적으로 접속될 수 있다.
상기 P형 가드링(P-type guard ring; 25)은 상기 N형 가드링(34)의 외 측에 제공할 수 있다. 상기 P형 가드링(25)은 상기 외측 P-웰(23)에 접촉할 수 있다. 상기 P형 가드링(25)은 상기 외측 P-웰(23), 상기 P형 반도체기판(21)을 경유하여 상기 내측 P-웰(23A, 23P)과 전기적으로 접속될 수 있다.
상술한 바와 같이, 상기 N-웰(33A)은 두 개의 상기 슬릿(slit; 33S)을 구비할 수 있다. 상기 N-웰(33A) 및 상기 N형 가드링(34)은 슬리티드 웰 터브(slitted well-tub)를 구성할 수 있다. 상기 슬릿(slit; 33S)은 상기 P형 가드링(25) 및 상기 내측 P-웰(23A, 23P) 간의 전기적 접속 경로를 제공하는 역할을 할 수 있다. 상기 N-웰(33A), 상기 슬릿(33S) 및 상기 N형 가드링(34)의 존재에 기인하여, 상기 내측 P-웰(23A, 23P) 및 상기 P형 가드링(25) 사이의 전기적 접속 경로는 종래에 비하여 상대적으로 길고 균일해질 수 있다.
[
실시예
5]
도 13 내지 도 16은 본 발명의 제 5 실시 예에 따른 반도체소자를 설명하기 위한 부분 평면도들이다. 이하에서는, 도 1 내지 도 12를 참조하여 설명한 다른 실시 예와의 차이점만 간략하게 설명하기로 한다.
도 13을 참조하면, P형 반도체기판(21)에 슬릿(slit; 33S)을 갖는 N-웰(N-well; 33B)을 배치할 수 있다. 상기 슬릿(slit; 33S)은 바아 타입(bar type)일 수 있다. 상기 슬릿(slit; 33S)은 상기 N-웰(33B)의 가운데에 고립될 수 있다. 이 경우에, 상기 N-웰(33B)은 상기 슬릿(slit; 33S)의 주변을 둘러싸며 하나로 연결될 수 있다.
몇몇 실시 예에서, 상기 슬릿(slit; 33S)은 상기 N-웰(33B)의 한쪽을 관통할 수 있다. 다른 실시 예에서, 상기 슬릿(slit; 33S)은 S형, T형, W형, Z형, O형, 및 이들의 조합으로 이루어진 일군에게서 선택된 하나일 수 있다.
도 14를 참조하면, P형 반도체기판(21)에 슬릿(slit; 33S)을 갖는 N-웰(N-well; 33C)을 배치할 수 있다. 상기 슬릿(slit; 33S)은 일렬로 정렬된 3개의 사각형일 수 있다. 상기 3개의 사각형은 서로 분리될 수 있다. 상기 슬릿(slit; 33S)은 상기 N-웰(33C)의 가운데에 고립될 수 있다. 이 경우에, 상기 N-웰(33C)은 상기 슬릿(slit; 33S)의 주변 및 사이를 둘러싸며 하나로 연결될 수 있다.
도 15를 참조하면, P형 반도체기판(21)에 슬릿(slit; 33S)을 갖는 N-웰(N-well; 33D)을 배치할 수 있다. 상기 슬릿(slit; 33S)은 두 개의 바아 타입(bar type)일 수 있다. 상기 슬릿(slit; 33S)은 상기 N-웰(33D)의 가운데에 서로 분리되고 고립될 수 있다. 이 경우에, 상기 N-웰(33D)은 상기 슬릿(slit; 33S)의 주변 및 사이를 둘러싸며 하나로 연결될 수 있다.
도 16을 참조하면, P형 반도체기판(21)에 슬릿(slit; 33S)을 갖는 N-웰(N-well; 33E)을 배치할 수 있다. 상기 슬릿(slit; 33S)은 두 줄로 정렬된 6개의 사각형일 수 있다. 상기 6개의 사각형은 서로 분리될 수 있다. 상기 슬릿(slit; 33S)은 상기 N-웰(33E)의 가운데에 서로 분리되고 고립될 수 있다. 이 경우에, 상기 N-웰(33E)은 상기 슬릿(slit; 33S)의 주변 및 사이를 둘러싸며 하나로 연결될 수 있다.
몇몇 실시 예에서, 상기 슬릿(slit; 33S)은 행 및 열 방향으로 정렬된 다수의 홀들(holes)로 구성할 수 있다.
[
실시예
6]
도 17은 본 발명의 제 6 실시 예에 따른 전자 장치의 시스템 블록도이다.
도 17을 참조하면, 도 1 내지 도 16을 참조하여 설명한 것과 유사한 반도체소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 구비할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착할 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)을 배치할 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
몇몇 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
도 1 내지 도 16을 참조하여 설명한 것과 유사한 상기 반도체소자는 상기 마이크로 프로세서 유닛(2120) 및 상기 기능 유닛(2140) 중 적어도 어느 하나에 적용할 수 있다. 예를 들면, 상기 입출력 패드(I/O pad; 도 4의 15)는 상기 마이크로 프로세서 유닛(2120) 및/또는 상기 기능 유닛(2140)의 내부에 배치될 수 있으며, 상기 입출력 패드(I/O pad; 도 4의 15)는 상기 바디(2110)에 형성된 본드 핑거(bond finger)에 연결될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
15: 입출력 패드(I/O pad)
16: 제 1 배선 17: 제 2 배선
18: 접지배선 19: 개별소자(discrete device)
21: P형 반도체기판
23, 23A, 23P: P-웰(P-well)
25: P형 가드링(P-type guard ring)
27: 소자분리막
33, 33A, 33B, 33C, 33D, 33E: N-웰(N-well)
33S: 슬릿(slit)
34, 34A: N형 가드링(N-type guard ring)
41, 43, 45, 47: 소스 영역 42, 44, 46: 드레인 영역
49: 게이트 유전막
51, 52, 53, 54, 55, 56: 게이트 전극
500: 지지엔모스(grounded-gate NMOS; ggNMOS)
2100: 전자 시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛
16: 제 1 배선 17: 제 2 배선
18: 접지배선 19: 개별소자(discrete device)
21: P형 반도체기판
23, 23A, 23P: P-웰(P-well)
25: P형 가드링(P-type guard ring)
27: 소자분리막
33, 33A, 33B, 33C, 33D, 33E: N-웰(N-well)
33S: 슬릿(slit)
34, 34A: N형 가드링(N-type guard ring)
41, 43, 45, 47: 소스 영역 42, 44, 46: 드레인 영역
49: 게이트 유전막
51, 52, 53, 54, 55, 56: 게이트 전극
500: 지지엔모스(grounded-gate NMOS; ggNMOS)
2100: 전자 시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛
Claims (10)
- 제 1 도전형 반도체기판에 형성된 내측 제 1 도전형 웰;
상기 내측 제 1 도전형 웰을 가로지르는 다수의 게이트 전극들;
상기 내측 제 1 도전형 웰에 형성된 소스 영역들 및 드레인 영역들;
상기 제 1 도전형 반도체기판에 형성되고 상기 내측 제 1 도전형 웰의 외부에 배치된 외측 제 1 도전형 웰;
상기 소스 영역들 및 상기 드레인 영역들 하부에 형성되고 적어도 하나의 슬릿(slit)을 구비하는 제 2 도전형 웰; 및
상기 외측 제 1 도전형 웰에 형성된 제 1 도전형 가드링을 포함하는 반도체소자. - 제 1항에 있어서,
상기 제 1 도전형은 P형 또는 N형 이며,
상기 제 1 도전형이 P형인 경우 상기 제 2 도전형은 N형이고,
상기 제 1 도전형이 N형인 경우 상기 제 2 도전형은 P형인 반도체소자. - 제 1항에 있어서,
상기 제 2 도전형 웰은 상기 내측 제 1 도전형 웰 및 상기 제 1 도전형 반도체기판 사이에 형성되되, 상기 내측 제 1 도전형 웰은 상기 슬릿(slit)을 통하여 상기 제 1 도전형 반도체기판에 접촉된 반도체소자. - 제 1항에 있어서,
상기 내측 제 1 도전형 웰 및 상기 외측 제 1 도전형 웰 사이에 형성되고 상기 제 2 도전형 웰과 접촉된 제 2 도전형 가드링을 더 포함하는 반도체소자. - 제 4항에 있어서,
상기 내측 제 1 도전형 웰은 상기 제 2 도전형 가드링에 의하여 상기 외측 제 1 도전형 웰과 분리된 반도체소자. - 제 4항에 있어서,
상기 제 1 도전형 가드링 및 상기 제 2 도전형 가드링은 서로 접촉된 반도체소자. - 제 4항에 있어서,
상기 내측 제 1 도전형 웰 및 상기 외측 제 1 도전형 웰 사이에 형성된 소자분리막을 더 포함하는 반도체소자. - 제 7항에 있어서,
상기 소자분리막은 상기 제 2 도전형 가드링 및 상기 소스 영역들 사이에 개재되고, 상기 소자분리막은 상기 제 2 도전형 가드링 및 상기 드레인 영역들 사이에 개재된 반도체소자. - 제 8항에 있어서,
상기 소자분리막은 상기 제 1 도전형 가드링 및 상기 제 2 도전형 가드링 사이에 개재된 반도체소자. - 제 1항에 있어서,
상기 내측 제 1 도전형 웰 및 상기 외측 제 1 도전형 웰 사이에 형성되고 상기 제 2 도전형 웰과 접촉된 소자분리막을 더 포함하는 반도체소자.
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