KR101276606B1 - 전자파 저감 반도체 칩 - Google Patents

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Abstract

본 발명은 반도체 칩에 관한 것으로, 더욱 상세하게는 반도체 칩에서 방사(Radiation)되거나 반도체 칩으로 유입되는 전자파를 저감할 수 있는 반도체 칩에 관한 것이다.
본 발명에 따른 반도체 칩은, 복수의 전자소자들이 내장된 반도체 기판과, 상기 반도체 기판 상에 형성되고, 상기 복수의 전자소자들을 전기적으로 연결하는 메탈 회로패턴과, 상기 반도체 기판과 상기 메탈 회로패턴 위에 형성되고, 미리 결정된 특정 주파수 성분을 저감하는 더미-메탈 패턴층을 포함하되, 상기 더미-메탈 패턴층은 각층별로 특정 주파수 대역을 저감하는 개별 패턴들을 가지거나 하나의 동일한 패턴형태로 하나의 특정 주파수 대역을 저감하는 것이 바람직하다.
반도체(SEMICONDUCTOR), 전자파 방사(ELECTROMAGNETIC RADIATION), 전자파 내성(ELECTROMAGNETIC SUSCEPTIBILITY, EMS), 더미-메탈(DUMMY-METAL), 전자파 저감(ELECTROMAGNETIC WAVE SUPPRESSION).

Description

전자파 저감 반도체 칩{SEMICONDUCTOR CHIP FOR MICROWAVE REDUCE}
본 발명은 반도체 칩에 관한 것으로, 더욱 상세하게는 반도체 칩에서 방사(Radiation)되거나 반도체 칩으로 유입되는 전자파를 저감할 수 있는 반도체 칩에 관한 것이다.
본 발명은 지식경제부의 IT 원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제고유번호: 2008-F-014-02, 과제명: U-사회 전파환경 보호를 위한 전자파양립성 연구].
전자 산업과 정보통신 기술의 급속한 발전으로 컴퓨터, 핸드폰, PDA 등의 디지털 복합 전자기기들이 우리 생활에 깊숙이 들어와 있다. 이러한 전자기기들은 우리 일상생활을 편리하게 하지만, 방출되는 전자파로 인해 이웃한 전기/전자기기에 통신장해나 오동작을 일으키는 전자파장해 문제를 발생시키기도 한다. 일례로 많은 양의 주파수 성분들이 클락(clock)을 사용하는 일반적인 전자기기들에서 자유공간으로 전자파를 방사하고 있다. 더욱이 빠른 신호처리를 위해서 클락속도가 증가되는 추세이므로 보다 많은 전자파가 자유공간으로 방사될 가능성은 더욱 커지고 있다.
또한, 통신기술의 발달과 함께 통신시장의 괄목한 만한 성장으로 인해 생활 깊숙이 사용하는 무선통신기기의 수가 증가하고 있으며 이로 인해 무선 RF 신호의 송출이 빈번하게 일어난다. 또 먼 거리에 위치한 곳까지 전파를 전송하기 위해서 큰 이득을 가진 파워 엠프(Power Amplifier)의 사용으로 인해 고출력의 전력신호가 자유공간에서 돌아다니고 있다. 이렇게 방사된 전자파는 기생 안테나 패턴을 가진 이웃한 보드나 반도체 소자에 영향을 주게 되어 심각한 문제들을 일으키고 있다.
이러한 문제를 해결하고자 종래에는 금속함체를 제작하여 전자파가 많이 발생하는 부분이나 전자파 영향에 취약한 반도체 소자 또는 시스템에 덮어 씌워 전자파로 인한 문제를 해결하여 왔다. 그러나 이러한 금속함체 사용은 공간적 제약, 추가비용발생 및 공진과 발열문제 등의 여러 문제점을 가지고 있다.
한편, 일반적으로 컴퓨터나 단말기 등의 전자기기에서 사용되는 대부분의 반도체 소자들은 90% 이상이 CMOS 공정을 통해 만들어지고 있다. 다시 말해, 전자기기 내의 메모리, 디지털 및 RF/아날로그 반도체 소자들 대부분이 CMOS 소자이고, 주파수 특성상 일부 RF 소자만이 화합물 소자이다. 그러나 나노 공정기술의 발달로 인해 점차 화합물 소자들이 CMOS 소자로 전환되는 추세이다. 조만간 전자기기 내의 모든 반도체 소자들은 CMOS 공정을 통해 생산될 것으로 예상된다. 따라서 CMOS 소자에서의 전자파 내성 및 방사에 대한 대책기술이 중요해지고 있다.
도 1은 일반적인 CMOS 공정을 통해 제작된 반도체 소자의 단면도이다.
도 1을 참조하여 살펴보면, 일반적인 반도체 소자는 N-웰(well) 영역을 포함하는 P-형(type) 기판(substrate, 110), 복수의 옥사이드(Oxide)층(120), 복수의 폴리(poly)층(130), 복수의 메탈(metal)층(141-148) 및 복수의 비아(via)층(151-157)으로 이루어진다. 기판(110)과 폴리층(130) 근처에 대부분의 전자소자들(NMOS, PMOS, 저항, 커패시터, 다이오드 등)이 형성되게 된다. 또 상기 전자소자들을 전기적으로 연결해주기 위하여 복수의 메탈층과 비아들이 사용된다. 옥사이드(Oxide)는 그외 나머지 공간을 채우고 있다.
메탈층은 복잡하고 집적화된 회로구조와 주파수 특성 등의 여러 이유로 복수 개의 층이 제공되는데, 보통 250nm 공정에서는 다섯층, 180nm 공정에서는 여섯층, 130nm 공정에서는 여덟 개의 메탈층이 사용되고 있다. 그런데, 반도체 설계과정을 보면 설계도면을 바탕으로 목적하는 회로들을 레이아웃을 끝마치고 추가적으로 회로적으로는 아무런 의미가 없는 메탈조각을 빈 공간에 채워넣는 더미 필링(dummy filling) 작업을 수행하게 된다. 더미-메탈(dummy-metal)을 채워넣는 이유는 도선으로 사용되는 폴리와 메탈 라인을 전기적으로 보호하기 위해서이다. 다시 말해, 반도체 기판 위에 옥사이드(Oxide)를 성장시켜 그 위에 폴리나 메탈층들을 하나씩 올리게 되는데, 폴리와 메탈층이 모두 올라간 지점과 최상위 메탈층만 올라간 지점에서는 최상위 메탈층의 높이 단차가 생겨서 경계지점에서 메탈의 두께가 극도로 얇아지는 현상이 발생한다. 이러한 메탈에 가해지는 공정상의 심한 스트레스로 인해 메탈이 단락되거나 비록 단락이 되지 않더라도 조그마한 전류 흐름에도 메탈의 저항에 의한 열로 인해 해당 부분이 소진된다.
이러한 문제점을 해결하기 위해, 가공의 폴리와 메탈들로 이루어진 더미-메탈(dummy-metal)이 들어가는 것이다. 이 과정을 통해 메탈층간의 단차문제는 보상된다. 이때, 사용되는 더미-메탈은 일반적으로 단순한 벽돌형태의 조각들이다. 종래의 더미 필링(dummy filling) 공정작업에서는 칩 전체의 메탈밀도를 균일하게 하여 메탈층 편차문제를 해결하는 외에 전자파적인 특별한 대책이나 목적은 없는 실정이다.
따라서 본 발명은 전술한 전자파장애문제를 해결하기 위하여 종래의 반도체 제작기술을 이용하여 반도체 칩에서 방사되는 적어도 하나 이상의 특정 주파수 대역의 전자파를 저감시킬 수 있는 반도체 칩을 제공하는데 그 목적이 있다. 또한, 본 발명은 외부에서 유입되는 불요 전자파를 차단할 수 있는 반도체 칩을 제공하는데 다른 목적이 있다.
본 발명에 따른 반도체 칩은, 복수의 전자소자들이 내장된 반도체 기판과, 상기 반도체 기판 상에 형성되고, 상기 복수의 전자소자들을 전기적으로 연결하는 메탈 회로패턴과, 상기 반도체 기판과 상기 메탈 회로패턴 위에 형성되고, 미리 결정된 특정 주파수 성분을 저감하는 더미-메탈 패턴층을 포함하되, 상기 더미-메탈 패턴층은 각층별로 특정 주파수 대역을 저감하는 개별 패턴들을 가지거나 하나의 동일한 패턴형태로 하나의 특정 주파수 대역을 저감하는 것이 바람직하다.
또한, 상기 더미-메탈 패턴층은, 미리 결정된 폭을 갖는 주 패턴과, 상기 주 패턴과 이격되고, 미리 결정된 폭을 갖는 부 패턴을 포함하되, 상기 주 패턴과 상기 부 패턴은 반복적인 형태로 복수 개가 형성되는 것이 바람직하다.
또한, 상기 더미-메탈 패턴층은, 상기 주 패턴들의 폭과 형태, 상기 주 패턴들과 서로 인접하는 패턴들의 간격 및 상기 부 패턴들의 폭과 형태는, 상기 특정 주파수 성분의 폴(pole)과 제로(zero)를 형성하는 것이 바람직하다.
또한, 상기 주 패턴들의 폭과 형태, 상기 주 패턴들과 서로 인접하는 패턴들의 간격 및 상기 부 패턴들의 폭과 형태는, 상기 특정 주파수 성분의 고차 하모닉 주파수 성분의 폴과 제로를 형성하는 것이 바람직하다.
또한, 상기 더미-메탈 패턴층은, 기생 저항, 기생 인덕터 및 기생 커패시터를 형성하는 복수의 주 패턴들과 복수의 부 패턴들을 구비하며, 상기 주 패턴들은 서로 이격되어 배치되고, 상기 부 패턴들 각각은 상기 주 패턴들 사이사이에 배치되는 것이 바람직하다.
또한, 상기 더미-메탈 패턴층은, 단층이거나 복수층인 것이 바람직하다.
삭제
또한, 상기 더미-메탈 패턴층은, 복수 개가 비아(VIA)를 통해 서로 전기적으로 연결되어 하나의 더미-메탈 패턴층을 형성하는 것이 바람직하다.
본 발명에 따른 반도체 칩을 사용하면, 반도체 칩에서 방사되는 전자파를 효과적으로 저감할 수 있다.
또한, 본 발명에 따른 반도체 칩을 사용하면, 외부에서 유입되는 전자파를 효과적으로 차단할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 설명한다. 본 발명을 설명함에 있어 당업자에게 자명한 부분에 대하여는 본 발명의 요지를 흩뜨리지 않도록 생략하기로 한다. 또한, 이하에서 설명되는 각 용어들은 본 발명의 이해를 돕기 위해 사용된 것일 뿐이며, 각 제조 회사 또는 연구 그룹에서는 동일한 용도임에도 불구하고 서로 다른 용어로 사용될 수 있음에 유의해야 한다.
도 2는 CMOS 공정으로 제작된 일반적인 반도체 칩의 3차원 구조도이다.
도 2를 참조하여 살펴보면, 실리콘 기판(silicon substrate)(210) 상에는 회로 패턴(230, 240)이 형성된다. 회로 패턴은 회로 설계자에 의하여 미리 결정된 것으로, 각각의 소자는 폴리층이나 메탈층으로 연결된다.
상기 실리콘 기판(210)과 상기 회로 패턴상에는 복수의 육면체(사각벽돌)들이 적층되어 있다. 여기서, 복수의 육면체들은 폴리 또는 메탈로 구성된 더미-메탈 들(dummy patterns, 250)이다. 상기에서 설명한 것처럼 더미-메탈(250)은 메탈간의 높이 단차를 일정하게 유지시키기 위한 것으로 더미-메탈들(250)을 형성하는 과정을 더미 필링(Dummy Filling) 작업이라고도 한다.
폴리는 메탈보다 전도성이 조금 떨어지지만 도전체로 보아도 무방하므로 이하, 폴리는 포괄적으로 메탈층에 포함되는 것으로 하여 설명하도록 한다.
도 2에 도시된 더미-메탈(250)이 도 2에 도시된 반도체 회로에서 방사되거나 유입되는 전자파를 조금이라도 저감할 수도 있다. 그렇지만, 반도체 칩 회로가 동작하는 주파수를 중심으로 이들의 채배 하모닉 주파수들이 주로 방사되기 때문에, 일반적으로는 전자파를 저감할 가능성이 아주 낮다. 따라서 반도체 칩 회로의 동작 주파수 스펙트럼을 충분히 분석한 후, 감쇄되어야 할 주파수 대역을 고민해 보아야 한다. 그리고 이러한 주파수 대역에 맞춰 더미-메탈 패턴으로 형성된 공간필터(FSS)를 결정해야 올바른 주파수 선택 필터링이 이루어진다.
한편, 도 2와 같은 반도체 칩 회로가 내부 전자파의 방사는 적고, 외부 전자파에 민감한 특성을 가졌다면 반도체 칩의 주변에서 발생되는 가장 큰 세기의 주파수 신호의 저감에 맞춰 설계하여야 한다.
따라서 이하에서는, 더미-메탈들(250)의 형태, 배열, 거리, 길이 및 크기 등을 조절하여, 반도체 칩에서 발생되는 전자파를 선택적으로 저감시킬 수 있고, 외부로부터 유입되는 전자파를 차단할 수 있는 반도체 칩을 제공하고자 한다.
이하, 본 발명의 일 실시 예에 따른 반도체 칩을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 3은 특정 메탈 한층에 적용된 본 발명의 일 실시 예에 따른 반도체 칩이다. 도 3의 (a)는 본 발명의 일 실시 예에 따른 반도체 칩의 일부 사시도이고, 도 3의 (b)는 본 발명의 일 실시 예에 따른 반도체 소자의 일부 확대도이고, 도 3의 (c)는 본 발명의 일 실시 예에 따른 반도체 칩의 전체 사시도이다.
도 3의 (a)와 (c)를 참조하여 살펴보면, 본 발명의 일 실시 예에 따른 반도체 소자의 3차원 구조는 반도체 기판(310)과 옥사이드층(320), 더미-메탈 패턴층(330)을 포함한다.
반도체 기판(310)은, 실리콘 기판으로 구성될 수 있으며, NMOS와 PMOS 등을 비롯한 다수의 전자소자들이 배치된다. 배치된 다수의 전자소자들은 설계자에 의해 미리 결정된다.
회로 패턴은, 사용자에 의하여 설계된 회로들이 배치된다. 도 2에 도시된 복수의 메탈들이 사용자에 의해 미리 결정된 설계방식에 따라 배치된다. 이러한 메탈 패턴은 반도체 기판(310)에 배치된 다수의 전자소자들을 전기적으로 연결한다.
더미-메탈 패턴층(330)은, 도 2에 도시된 더미-메탈들(250) 중 반도체 기판(210)으로부터 위에 위치하는 패턴들이 한 개의 층으로 구성되어, 사용자에 의하여 미리 결정된 특정 주파수 대역을 필터링하는 공간필터의 기능을 갖는다. 여기서, 더미-메탈 패턴층(330)은 반도체 기판(310)과 평행하게 형성되는 것이 바람직하다.
이러한 더미-메탈 패턴층(330)은 본 발명의 일 실시 예에 따른 반도체 소자에서 방사되는 특정 전자파의 방사를 막거나 외부에서 유입되는 특정 주파수의 전자파를 차단할 수 있다.
좀 더 구체적으로, 더미-메탈 패턴층(330)의 일부를 확대한 도 3의 (b)를 참조하여 살펴보도록 한다.
도 3의 (b)를 참조하여 살펴보면, 특정 주파수 대역의 전자파를 필터링하는 더미-메탈 패턴층(330)은 십자형태의 주 패턴(331)들과 사각형태의 부 패턴(332)들로 이루어진 일실시예를 보여주고 있다.
주 패턴(331)의 폭(세로 폭 W1, 가로 폭 W2), 주 패턴(331)들 간의 간격(세로 S1, 가로 S2) 및 부 패턴(332)의 폭(세로 폭 T1, 가로 폭 T2)은 회로적으로 다수의 기생 인덕터, 다수의 기생 저항 및 다수의 기생 커패시터를 형성한다. 따라서 이러한 주 패턴(331)과 부 패턴(332)은 등가모델 상의 폴(pole)과 제로(Zero)들을 형성하게 된다. 따라서 주 패턴(331)의 폭과 간격, 부 패턴(332)의 폭을 조절하여 등가모델 상의 폴과 제로들을 반도체 소자에서 발생되거나 유입되는 전자파의 특정 주파수 및 체배 하모닉 주파수로 이동시키면, 상기 전자파의 방사를 막거나 유입을 막을 수 있는 것이다.
여기서, 여러 종류의 반도체 칩을 고려하면 도 3에 도시된 형태 이외에도 다양한 형태의 더미-메탈 패턴층(330)이 존재할 수 있으며, 부 패턴(332)도 필요에 따라 복수 개가 존재할 가능성이 있음을 유의해야 한다.
이러한 더미-메탈 패턴층(330)을 이용한 공간 필터링은 3D EM 시뮬레이션 툴을 이용하여 제작 전에 주파수 특성을 확인할 수 있으며, 정확한 공간 필터를 구성하기 위해서는 약간의 시행착오가 수반될 가능성도 있음에 유의해야 한다.
도 4는 본 발명의 복수의 메탈층이 사용된 다른 실시 예에 따른 반도체 칩이다. 도 4의 (a)는 본 발명의 다른 실시 예에 일부 사시도이고, 도 4의 (b)는 도 4의 (a)에 도시된 본 발명의 다른 실시 예에 따른 반도체 칩의 전체 사시도이다.
도 4의 (a) 내지 (b)를 참조하여 살펴보면, 본 발명의 다른 실시 예에 따른 반도체 소자는 실리콘 기판(410)과 복수의 더미-메탈 패턴층들(430)을 포함한다.
도 4에 도시된 본 발명의 다른 실시 예에 따른 반도체 칩은, 폴리층, 메탈 1층, 메탈 2층, 메탈 3층, …, 최상위 메탈층 각각에 도 3에 도시된 더미-메탈 패턴층(330)이 형성된 것이다. 각 층에 형성된 더미-메탈 패턴층은, 도 4에 도시된 바와 같이, 하나의 특정 주파수 성분만을 필터링하도록 형성된 것일 수 있다. 또는, 각 측에 형성된 공간 필터들은 서로 다른 주파수 성분들을 각각 필터링하도록 형성된 것일 수도 있다. 이를 위해서는 각각의 더미-메탈 패턴층들(430) 각각의 패턴은 공간적 또는 기하학적 배열이 달려져야 할 것이다.
복수의 더미-메탈 패턴층들(430)은 도 3에 도시된 더미-메탈 패턴층(330)이 복수 개가 적층되어 있는 구조이다.
도 3에 도시된 본 발명의 일 실시 예에 따른 반도체 소자의 더미-메탈 패턴층(330)이 단일 주파수 대역의 공간필터라면, 도 4에 도시된 본 발명의 다른 실시 예에 따른 반도체 소자는 여러 층의 더미-메탈 패턴층들(430)을 사용하여 주파수 선택 대역폭을 광대역화할 수 있다. 각각의 더미-메탈 패턴층들(430)을 사용하면, 주파수 스펙트럼의 중첩을 통해 주파수 대역이 더욱 확대되거나 특정 주파수 대역에서의 저감 특성을 극대화할 수 있다. 또한, 경우에 따라서는 공정 디자인 룰을 고려하여 패턴의 형태(메탈폭, 메탈간격)를 조절해야 한다. 또한, 메탈층의 높이도 설계 파라미터의 주요 변수값이 된다. 필요에 따라 메탈층의 두께를 높이기 위해 비아(VIA)를 사용한 두 개의 메탈층이 연결된 복층일 수도 있다.
한편, 단순히 특정 주파수 대역만 필터링하기 위해 도 2의 더미-메탈 패턴들을 사용하고 특정층만 도 3의 임의의 패턴을 적용한 공간필터로 사용할 수도 있다.
도 5는 도 3에 도시된 본 발명의 일 실시 예에 따른 반도체 칩의 더미-메탈 패턴(330)의 공진주파수 특성을 보여주는 그래프이다.
단일 더미-메탈 패턴층(330)의 기하학적인 파라미터들을 WCDMA 주파수대역 신호방사를 저감할 수 있도록 조절하였으며, 이를 통해 외부에 동일주파수를 사용하는 기기에 영향을 주지 않도록 하였다. 또한, 외부기기에서 상기 주파수대역의 신호가 유입되었을 경우에 반도체 칩에는 영향을 미치지 않도록 하였다.
한편, 도 4에 도시된 본 발명의 다른 실시 예에 따른 반도체 소자는 여러 겹의 주파수 선택층을 적층한 구조이므로 다양한 대역의 주파수 신호를 저감할 수 있다. 따라서 빠른 클럭으로 동작되는 반도체 칩이나 외부 전자파신호에 민감한 영향을 받는 반도체 칩의 전자파 저감대책에 유리한 장점이 있다.
이제까지 본 발명에 대하여 그 바람직한 실시 예를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
도 1은 일반적인 CMOS 공정을 통해 제작된 반도체 소자의 단면도,
도 2는 CMOS 공정으로 제작된 일반적인 반도체 칩의 3차원 구조도,
도 3은 본 발명의 일 실시 예에 따른 반도체 소자,
도 4는 본 발명의 다른 실시 예에 따른 반도체 소자,
도 5는 도 3에 도시된 본 발명의 일 실시 예에 따른 반도체 칩의 전자파 저감 특성을 보여주는 그래프이다.

Claims (8)

  1. 반도체 칩에 있어서,
    복수의 전자소자들이 내장된 반도체 기판과,
    상기 반도체 기판 상에 형성되고, 상기 복수의 전자소자들을 전기적으로 연결하는 메탈 회로패턴과,
    상기 반도체 기판과 상기 메탈 회로패턴 위에 형성되고, 미리 결정된 특정 주파수 성분을 저감하는 더미-메탈 패턴층을 포함하되,
    상기 더미-메탈 패턴층은 각층별로 특정 주파수 대역을 저감하는 개별 패턴들을 가지거나 하나의 동일한 패턴형태로 하나의 특정 주파수 대역을 저감하는, 반도체 칩.
  2. 제 1 항에 있어서, 상기 더미-메탈 패턴층은,
    미리 결정된 폭과 형태를 갖는 주 패턴과,
    상기 주 패턴과 이격되고, 미리 결정된 폭과 형태를 갖는 부 패턴을 포함하되,
    상기 주 패턴과 상기 부 패턴은 반복적인 형태로 복수 개가 형성된, 반도체 칩.
  3. 제 2 항에 있어서, 상기 더미-메탈 패턴층은,
    상기 주 패턴들의 폭과 형태, 상기 주 패턴들과 서로 인접하는 패턴들의 간격 및 상기 부 패턴들의 폭과 형태는,
    상기 특정 주파수 성분의 폴(pole)과 제로(zero)를 형성하는, 반도체 칩.
  4. 제 3 항에 있어서, 상기 주 패턴들의 폭과 형태, 상기 주 패턴들과 서로 인접하는 패턴들의 간격 및 상기 부 패턴들의 폭과 형태는,
    상기 특정 주파수 성분의 고차 하모닉 주파수 성분의 폴과 제로를 형성하는, 반도체 칩.
  5. 제 1 항에 있어서, 상기 더미-메탈 패턴층은,
    기생 저항, 기생 인덕터 및 기생 커패시터를 형성하는 복수의 주 패턴들과 복수의 부 패턴들을 구비하며,
    상기 주 패턴들은 서로 이격되어 배치되고, 상기 부 패턴들 각각은 상기 주 패턴들 사이사이에 배치된, 반도체 칩.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 더미-메탈 패턴층은, 단층이거나 복수층인, 반도체 칩.
  7. 삭제
  8. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 더미-메탈 패턴층은, 복수 개가 비아(VIA)를 통해 서로 전기적으로 연결되어 하나의 더미-메탈 패턴층을 형성하는, 반도체 칩.
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