KR100366905B1 - 온칩커패시터를구비한반도체집적회로 - Google Patents

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Abstract

본 발명에서는, 대규모 집적 회로(LSI) 칩의 내부에, 제1 배선군의 아래에 있고 또한 제2 배선군 중 인접한 2개의 배선들 사이의 영역에 전위 요동을 억제하기 위한 온칩 커패시터가 배치된다. 대안적으로는, 위 영역과 펑션 블록이 배치될 수 없는 영역을 결합하여 얻어지는 영역에 온칩 커패시터가 배치된다.

Description

온칩 커패시터를 구비한 반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT HAVING THEREON ON-CHIP CAPACITORS}
본 발명은 하나 이상의 온칩 커패시터를 구비한 반도체 집적 회로, 이 회로 내에 형성되는 소자들을 배치하는 방법, 및 그 제조 방법에 관한 것이다.
종래의 대규모 집적 회로(LSI)에서는, LSI 내에 형성된 트랜지스터들의 스위칭 동작으로 인해, 전원 간선들(trunk lines)에 일명 "전위 요동"(ground-bounce)이 발생하여 지연 및 잡음이 발생되는 문제점이 있었다. 따라서, 이 전위 요동을 억제하기 위하여, LSI의 패키지 상에 커패시터를 제공하거나, LSI 내부에 PN 접합 커패시턴스 또는 게이트 커패시턴스로 이루어진 온칩 커패시터라고 하는 커패시터를 제공하는 등의 대응책이 채용되고 있다.
온칩 커패시터 자체는 알루미늄 배선으로 제조되며, 따라서 지금까지는 다른 배선들의 배치를 방해하지 않는 칩의 주변 부분에 온칩 커패시터가 배치되었다. 도 8을 참조하면, 종래의 LSI에서는, 온칩 커패시터가 배선들의 배치를 방해하거나 펑션 블록의 배치를 제한하는 상황의 발생을 피하기 위하여, 온칩 커패시터는 전위 요동을 일으키는 트랜지스터들 근방에는 배치되지 않았다. 트랜지스터들 근방 대신에, 이 온칩 커패시터는 어떠한 펑션 블록도 배치되지 않는 LSI의 내부 영역(41) 내의 미사용 영역(43), 내부 영역(41)과 입출력(I/O) 영역(42) 간의 경계 영역(44), 및 어떠한 I/O 버퍼도 배치되지 않는 I/O 영역(42) 내의 미사용 영역(45)과 같은 사이트에 배치되어 왔다.
이러한 종래 기술에서는, 전위 요동을 억제하기 위한 온칩 커패시터가 전위 요동을 실제로 일으키는 트랜지스터들로부터 떨어져서 배치되기 때문에, 온칩 커패시터의 전위 요동 억제 효과가 적은 문제점이 있어 왔다.
더욱이, 전위 요동을 억제하기 위하여 대용량, 즉 큰 온칩 커패시터가 필요하게 되어, 결국 큰 온칩 커패시터를 탑재한 칩이 더 커지게 되는 문제가 발생하게 된다.
게다가, 내부 영역에 온칩 커패시터를 배치하려고 하는 경우, 펑션 블록 배치의 제약으로 인해 배선이 방해되거나 펑션 블록들 간의 배선 길이가 증가하게 되어, 칩의 성능이 저하되는 문제점이 있어 왔다.
종래 기술에서는, LSI 설계자가 기계의 도움 없이 미사용 영역을 찾아서 온칩 커패시터를 배치해야 했기 때문에 설계가 용이하지 않은 문제점이 있었다.
더욱이, 칩 내부의 전원 배선과 접지 배선의 교차점 근방에서는, 이들 배선들의 존재로 인해 펑션 블록 등의 배선 접속이 곤란하기 때문에, 그러한 교차점 근방은 이용되지 않았다.
본 발명의 목적은 성능 및 집적도가 저하됨이 없이, 온칩 커패시터가 탑재된 반도체 집적 회로 및 그 제조 방법을 제공하는 데 있다.
본 발명의 제1 특징에 따라서 제공되는 스텐더드 셀 방식의 반도체 집적 회로는, 제1 방향으로 뻗어 있는 복수의 제1 배선들로 이루어진 제1 배선군; 상기 제1 배선군의 아래에 위치하고, 상기 제1 방향과 상이한 제2 방향으로 뻗어 있는 복수의 제2 배선들로 이루어진 제2 배선군; 및 상기 제1 배선들 중 소정의 배선의 아래에 있고 상기 제2 배선들 중 2개의 인접한 배선들 사이에 있는 영역에 구비된 하나 이상의 온칩 커패시터들을 포함한다.
본 발명의 제2 특징에 따라서 제공되는 상기한 반도체 집적 회로를 제조하는 방법은, 상기 영역을 배치 금지 영역으로서 지정하고, 그 밖의 영역에 하나 이상의 펑션 블록들을 배치하는 제1 배치 단계; 상기 제1 배치 단계의 종료 후에, 상기 제1 배치 단계에서 상기 배치 금지 영역으로서 지정된 상기 영역의 지정을 해제하는 단계; 및 상기 배치 금지 영역으로서의 지정이 해제된 영역 및 상기 제1 배치 단계에서 사용되지 않은 영역 모두에 하나 이상의 온칩 커패시터들을 배치하는 제2 배치 단계를 포함한다.
도 1은 본 발명의 제1 실시예를 도시하는 평면도.
도 2a는 도 1의 라인 a-b를 따라 절취한 단면도.
도 2b는 도 1의 기판(20)의 상세한 구조를 설명하기 위한 설명도.
도 2c는 PN 접합 용량 타입의 온칩 커패시터의 구성 예시도.
도 2d는 게이트 용량 타입의 온칩 커패시터의 구성 예시도.
도 3은 온칩 커패시터의 제1 배치 방법을 설명하기 위한 도면.
도 4는 제1 배치 방법의 흐름도.
도 5는 온칩 커패시터의 제2 배치 방법을 설명하기 위한 도면.
도 6은 제2 배치 방법의 흐름도.
도 7은 본 발명의 제2 실시예를 도시하는 평면도.
도 8은 종래의 LSI 칩을 도시하는 평면도.
도 9는 본 발명의 반도체 집적 회로의 제조 방법에 따른 제조 단계들을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 수평 방향 전원 배선 (VDD)
11 : 수평 방향 접지 배선 (GND)
12 : 수직 방향 전원 배선 (VDD)
13 : 수직 방향 접지 배선 (GND)
14 : 온칩 커패시터 배치 영역
15 : 미사용 영역
16 : 비아-홀
17 : 펑션 블록
18 : 온칩 커패시터
19 : 절연층
이하, 본 발명에 따른 스탠더드 셀 방식의 반도체 집적 회로의 실시예들을 첨부한 도면을 참조하여 설명하겠다.
일반적으로, LSI의 종래 배선 층들 중 2개의 인접한 배선 층들 각각은 상대방 배선 층 내의 신호 라인들이 뻗어 있는 방향에 수직인 방향으로 뻗어 있는 신호 라인들을 갖는다. 그러므로, 만일 2개의 인접한 배선 층들 중 한 층의 신호 배선들이 수평 방향으로 뻗어 있다면, 다른 배선 층의 신호 배선들은 수직 방향으로 뻗을 것이다. 각각의 배선 층은 전원 배선과 접지 배선을 갖는다.
도 1을 참조하면, 본 발명의 반도체 집적 회로의 제1 실시예는, 수평 방향 전원 배선(10)과 수평 방향 접지 배선(11)을 포함한 제1 배선 층과, 수직 방향 전원 배선(12)과 수직 방향 접지 배선(13)을 포함한 제2 배선 층을 포함한다. 수평 방향 전원 배선(10)과 수직 방향 전원 배선(12)은 비아-홀들(16, via-holes)에 의해 서로에 접속된다. 수평 방향 접지 배선(11)과 수직 방향 접지 배선(13)도 역시 비아-홀들(16)을 통해 서로에 접속된다. 펑션 블록들(17)은 이들 배선들에 의해 둘러싸인 영역들에 배치된다. 도 1의 라인 a-b를 따라 절취한 단면이 도 2a에 도시되어 있다.
도 1 및 도 2a를 참조하면, 영역(14)은 기판(22) 상에서 수직 방향 배선 층들(12, 13) 중 하나의 바로 아래에 수평 방향 배선들(10, 11) 사이에 있다. 전원 배선과 접지 배선이 펑션 블록의 배치를 방해하기 때문에, 이 영역(14)은 펑션 블록 등이 배치되는 장소로서 사용되지 않았다. 이러한 이유 때문에, 내부 영역에서는 온칩 커패시터(18)가 미사용 영역(15)에만 배치된다.
본 발명에서는, 펑션 블록과 온칩 커패시터를 구분하여 취급함으로써, 온칩 커패시터(18)가 영역(14)에 배치된다.
온칩 커패시터를 배치하는 방법으로는, CAD(Computer Aided Design) 시스템을 이용한 다음의 두 방법들이 있다. 어느 방법에서든, LSI의 내부 영역은 도 3에 도시된 바와 같이 사이트라 불리는 작은 영역들로 논리적으로 구분된다고 가정한다.
도 2b를 참조하면, 도 1의 기판(20)의 상세한 구조를 설명하기 위한 설명도를 도시하고 있다. 이하에서 설명되는 도 9에서는 이러한 기판(20)의 상세한 구조가 생략되어 있음을 주지하여야 한다. 일반적으로, 기판은 금속 배선층 아래에 폴리실리콘층(polySi), 확산층(P+ 및 N+), 웰(NWELL 및 PWELL) 및 확산층-폴리실리콘층과 금속 배선층을 접속시키는 접점(Contact)을 포함한다. 또한, 도 9의 기판(22)은 이들 모두를 총칭한다.
도 2c를 참조하면, PN 접합 용량 타입의 온칩 커패시터의 구성 예시도를 도시하고 있다. 도 2c에 도시된 바와 같이, 커패시터의 전극 그 자체는 평면 상의 2점을 나타낸다. 이러한 PN 접합 용량 타입의 온칩 커패시터의 전극은 P+ 확산층 및 N+ 확산층 상의 접점(Contact)에 존재한다. 이러한 실례에서는 P형-웰(PWELL) 내의 P+ 확산층 상의 접점(Contact)이 GND 전극으로 되고, N형-웰(NWELL) 상의 접점이 VDD 전극으로 된다. 또한, 웰(WELL) 내의 확산층은 웰의 전기 저항을 감소시키는데 이용된다. 이러한 경우에, VDD로부터 금속(Metal1)을 확산층과 동일한 형태로 밀어내어, 확산층과 금속(Metal1)간을 다수의 접점(Contact)으로 접속하고,여기서, 금속(Metal1)은 도 1에 도시된 제1 배선 층에 상당한다. 상술한 PN 접합 용량 타입에서는, 온칩 커패시터의 전극 자체가 P형-웰(PWELL)과 N형-웰(NWELL)의 경계 부분의 PN 접합 용량으로 실현된다.
도 2d를 참조하면, 게이트 용량 타입의 온칩 커패시터의 구성 예시도를 도시하고 있다. 게이트 용량 타입의 온칩 커패시터는 기본적으로 CMOS(Complementary Metal Oxide Semiconductor)의 트랜지스터와 동일한 구조를 하고 있고, 온칩 커패시터의 전극은 트랜지스터의 게이트와 소스/드레인에 있다.
도 2d의 실례에서는, VDD 전극은 트랜지스터의 게이트를 구성하는 폴리실리콘층(PolySi) 상에 존재하며, 여기에서, 접점(Contact)을 통해서 VDD에 접속된다.
GDD 전극은 트랜지스터의 소스 및 드레인 상에 있으며, 이러한 실례에서는 금속(Metal1)을 소스 및 드레인의 확산층과 동일한 형태로 밀어내고, 확산층과 금속(Metal1)간을 접점(Contact)으로 접속하고, 여기서, 금속(Metal1)은 도 1에 도시된 제1 배선 층에 상당한다. 금속(Metal1)을 밀어내지 않고, 횡방향의 GND 배선 아래에만 접점을 배치하는 타입도 있다.
이러한 게이트 용량 타입에서는, 커패시터 자체가 게이트와 트랜지스터 채널 사이의 산화막(도면에서 도시되어 있지 않지만, 금속간 등 아무것도 없는 부분은 산화막으로 충족됨)의 용량으로 실현된다.
도 2c 및 도 2d에 도시한 바와 같이, 커패시터 자체는 배선층보다 하층의 기판에 생성됩니다. 또한, 이 기판의 부분에는 펑션 블록을 구성하는 트랜지스터도 생성됩니다.
도 3 및 도 4는 제1 방법을 설명하기 위한 도면들이다. 제1 방법에서는, CAD 시스템의 배치 프로그램은 수직 방향 전원 배선(12) 또는 수직 방향 전원 배선(13) 아래의 영역(14)을 구성하는 사이트 군(30)을 펑션 블록 배치 시에 배치 금지 영역으로서 정의한다 (도 4의 단계 S11). 이어서, 배치 프로그램은 단계 S11에서 배치 금지 영역으로 정의되지 않은 배치 가능한 사이트들에 펑션 블록들(17)을 배치한다 (단계 S12). 더 구체적으로 펑션 블록들의 배치 조건들과 접속 조건들에 기초하여, 배치 프로그램은 순차적으로 펑션 블록(17)을 배치함으로써, 사이트들을 메운다. 그리고, 모든 펑션 블록들의 배치가 종료된 후, 사이트 군(30)의 배치 금지 상태가 해제된다 (단계 S13). 다음으로, 배치 프로그램에 따라 온칩 커패시터(18)의 배치가 수행된다 (단계 S14). 이에 따라, (배치 금지 상태였던) 사이트 군(30)(즉, 영역 14) 및 미사용 영역(15) 상에 온칩 커패시터(18)가 배치된다.
도 5는 제2 배치 방법을 설명하기 위한 도면이다. 제2 배치 방법에서는, 사이트들이 수직 방향 전원 배선(12) 또는 수직 방향 접지 배선(13) 아래의 영역(14)에 있는지, 또는 그 영역(14) 이외의 영역들에 있는지에 따라 미리 두 그룹으로 구분된다 (도 6의 단계 S21). 도 5에서는, 펑션 블록들(17)이 배치될 수 있는 영역(14) 이외의 영역에 있는 사이트 군은 펑션 블록(FB)용 사이트 군이라 하고, 영역(14)에 있는 사이트 군(30)은 온칩 커패시터용 사이트 군이라 한다. 그 후, 배치 프로그램은 FB 사이트 군에 펑션 블록들(17)을 실제로 배치한다 (단계 S22). 모든 펑션 블록들(17)의 배치가 종료된 후에, 배치 프로그램은 온칩커패시터들(18)을 온칩 커패시터 사이트 군에 배치한다 (단계 S23).
상술한 바와 같이, 본 발명의 제1 실시예에 따르면, 배치 프로그램은 온칩 커패시터(18)를 수직 방향 전원 배선(12) 또는 수직 방향 접지 배선(13) 아래의 영역(14)과 미사용 영역(15)에 용이하게 배치할 수 있다.
다음으로, 본 발명의 제2 실시예를 설명하겠다.
도 7을 참조하면, 본 발명의 제2 실시예는 수직 방향 전원 배선(12)과 수직 방향 접지 배선(13) 사이의 영역(20)이 작아서 펑션 블록들(17)이 이 영역(20) 내에 배치될 수 없는 경우에 적용된다. 이 경우에는, 펑션 블록들(17)이 수직 방향 전원 배선(12)과 수직 방향 접지 배선(13) 사이의 영역(20)에 배치되지 않기 때문에, 영역(20)은 온칩 커패시터용으로 활용된다. 구체적으로, 영역(20)은 제1 실시예의 영역(14)과 함께 결합되어 온칩 커패시터 배치 영역으로 사용되는 영역(21)이 된다. 그런 다음, 배치 프로그램은 펑션 블록들(17)과 온칩 커패시터들(18)의 배치를 수행한다. 이러한 배치는 제1 실시예에서와 유사하게 수행될 수 있으므로, 그 설명은 생략한다.
상술한 바와 같이, 본 발명의 제2 실시예에 따르면, 영역(20)을 영역(14)과 결합하여 얻어지는 영역(21)을 온-칩 커패시터용 배치 영역으로 취급함으로써, 보다 넓은 배치 영역이 확보될 수 있다.
한편, 상술한 본 발명의 실시예들에서, 수직 방향 전원 배선(12) 및 수평 방향 전원 배선(13) 아래의 부분은 배치 장소로서 사용되고, 수평 방향 전원 배선(10) 또는 수평 방향 접지 배선(11) 아래에 배치 장소를 제공하는 것도 당연히가능하다. 더욱이, 배치 장소들로서 수직 및 수평 전원 배선과 접지 배선들(10 내지 13) 아래의 부분들을 사용하는 것도 역시 가능하다.
다음으로, 본 발명의 반도체 집적 회로 제조 방법을 설명한다.
우선, 도 9의 (a)에 도시된 바와 같이, 온칩 커패시터들(18) 및 펑션 블록들이 배치 프로그램에 따라 기판(22) 상에 형성되고, 미사용 영역에는 비전도체(이하에서는 필셀(fill cell)이라 함)가 형성된다(단계 1).
계속해서, 도 9의 (b)에 도시된 바와 같이, 예를 들어 알루미늄으로 만들어진 금속막이 단계 1의 처리 후의 기판(22) 상에 형성되고, 이 금속막은 희망 패턴을 갖는 마스크를 사용하여 노광된다. 그 후, 금속막이 에칭되어, 수평 방향 전원 배선 및 수직 방향 전원 배선을 포함하는 제1 배선층(23)이 형성된다(단계 2).
또한, 도 9의 (c)에 도시된 바와 같이, 단계 2 이후의 기판(22) 구조는 산화막으로 도포되고, 노광 및 현상이 수행되어, 절연층(19)이 형성된다(단계 3).
다음으로, 도 9의 (d)에 도시된 바와 같이, 홀들이 상기 절연층(19)에서의 소정 부분들에 형성되고, 이 홀들은 금속화된 비아-홀들(16)을 형성하도록 도금 처리된다.
계속해서, 도 9의 (e)에 도시된 바와 같이, 펑션 블록들(17)이 단계 3에서 형성된 절연층(19) 상에 형성되고, 미사용 영역에는 필셀들(25)이 형성되어 미사용 영역을 메운다(단계 5).
다음으로, 도 9의 (f)에 도시된 바와 같이, 예를 들어, 알루미늄으로 만들어진 금속막이 단계 3에서 형성된 절연층(19) 상에 형성되고, 이 금속막은 희망 패턴을 갖는 마스크를 사용하여 노광 처리된다. 노광 처리된 금속막은 에칭되어, 수직 방향 전원 배선과 수직 방향 접지 배선을 모두 포함하는 제2 배선(24)이 형성되어 온칩 커패시터(18) 위쪽 위치에 제공된다. 상술한 바와 같은, 도 9의 (e)에 도시된 펑션 블록(17)과 필셀(24)은 도 9의 (f)에 도시된 제2 배선층과 동일한 층 상에 배치되지만, 이들은 별도의 위치에서 서로 인접하여 배치되어 있습니다. 즉, 도 1에 도시한 바와 같이, 제2 배선층에 형성되는 금속 배선들(12, 13) 사이의 영역에 펑션 블록(17)과 필셀이 형성된다.
이후, 단계 3, 4, 1, 3, 4 및 6이 상기와 같은 순서대로 소정 횟수 반복하여 실시된다.
상술한 바와 같이, 본 발명의 실시예들에서, 온칩 커패시터들(18)은 수직 방향 전원 배선(12)과 수직 방향 접지 배선(13) 모두의 아래 영역(14) 또는 그들 아래 및 그들 사이의 영역(21)에 배치된다. 그 결과, 전원 간선에 기인한 전위 요동이 작은 용량의 온칩 커패시터들에 의해 억제될 수 있다. 또한, LSI의 내부 영역(41)에 온칩 커패시터들(18)을 배치함으로써, 회로의 집적도의 증가가 달성될 수 있다.
상술한 바와 같이, 본 발명은 작은 용량의 온칩 커패시터들에 의해 전위 요동이 억제될 수 있다는 장점을 갖는다. 또한, 본 발명은 LSI의 내부 영역에 온칩 커패시터들을 배치함으로써, LSI의 집적도의 증가된다는 장점도 갖는다. 또한, 배치 프로그램에 따른 온칩 커패시터들의 배치가 가능하게 되어, 미사용 영역을 찾을필요가 없고 온칩 커패시터에 사용되는 전용 영역을 제공할 필요가 없어지므로, 설계의 효율성이 증가된다.
본 발명의 양호한 실시예들에 대하여 상세하게 설명하였지만, 첨부된 청구항들에 의해 한정된 발명의 사상 및 범위에서 벗어남이 없이 다양한 변경, 치환 및 대체가 가능함을 이해하여야 한다.

Claims (12)

  1. 반도체 집적 회로에 있어서,
    제1 방향으로 뻗어 있는 복수의 제1 배선들로 이루어진 제1 배선군;
    상기 제1 배선군의 아래에 위치하고, 상기 제1 방향과 상이한 제2 방향으로 뻗어 있는 복수의 제2 배선들로 이루어진 제2 배선군; 및
    상기 제1 배선들 중 소정의 배선의 아래에 있고 상기 제2 배선들 중 2개의 인접한 배선들 사이에 있는 영역에 구비된 하나 이상의 온칩 커패시터들
    을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  2. 반도체 집적 회로에 있어서,
    제1 방향으로 뻗어 있는 복수의 제1 배선들로 이루어진 제1 배선군;
    상기 제1 배선군의 아래에 위치하고, 상기 제1 방향과 상이한 제2 방향으로 뻗어 있는 복수의 제2 배선들로 이루어진 제2 배선군;
    상기 제1 배선들 중 소정의 배선의 아래에 있고 상기 제2 배선들 중 2개의 인접한 배선들 사이에 있는 제1 영역;
    상기 제1 배선들 중 2개의 인접한 배선들 사이의 영역 아래에 있고, 상기 제2 배선들 중 2개의 인접한 배선들 사이에 있으며, 펑션 블록(function block) 보다 작은 제2 영역; 및
    상기 제1 영역 및 상기 제2 영역으로 이루어진 제3 영역에 구비된 하나 이상의 온칩 커패시터들
    을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항에 있어서, 상기 제1 및 제2 배선군들 각각은 적어도 한 쌍의 전원 배선 및 접지 배선을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  4. 제2항에 있어서, 상기 제1 및 제2 배선군들 각각은 적어도 한 쌍의 전원 배선 및 접지 배선을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  5. 제1항에 기재된 반도체 집적 회로의 소자 배치 방법에 있어서,
    상기 영역을 배치 금지 영역으로서 지정하고, 그 밖의 영역에 하나 이상의 펑션 블록들을 배치하는 제1 배치 단계;
    상기 제1 배치 단계의 종료 후에, 상기 제1 배치 단계에서 상기 배치 금지 영역으로서 지정된 상기 영역의 지정을 해제하는 단계; 및
    상기 배치 금지 영역으로서의 지정이 해제된 영역 및 상기 제1 배치 단계에서 사용되지 않은 영역 양자에 하나 이상의 온칩 커패시터들을 배치하는 제2 배치 단계
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 소자 배치 방법.
  6. 제2항에 기재된 반도체 집적 회로의 소자 배치 방법에 있어서,
    상기 제3 영역을 배치 금지 영역으로서 지정하고, 그 밖의 영역들에 하나 이상의 펑션 블록들을 배치하는 제1 배치 단계;
    상기 제1 배치 단계의 종료 후에, 상기 제1 배치 단계에서 상기 배치 금지 영역으로서 상기 제3 영역을 지정한 것을 해제하는 단계; 및
    상기 제3 영역 및 상기 제1 배치 단계에서 사용되지 않은 영역 양자에 하나 이상의 온칩 커패시터들을 배치하는 제2 배치 단계
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 소자 배치 방법.
  7. 제1항에 기재된 반도체 집적 회로의 소자 배치 방법에 있어서,
    상기 영역을 온칩 커패시터가 배치되는 온칩 커패시터용 사이트로서 지정하고, 그 밖의 영역을 펑션 블록이 배치되는 펑션 블록용 사이트로서 지정하는 단계;
    상기 펑션 블록용 사이트에 펑션 블록을 배치하는 제1 배치 단계; 및
    상기 온칩 커패시터용 사이트에 온칩 커패시터를 배치하는 제2 배치 단계
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 소자 배치 방법.
  8. 제2항에 기재된 반도체 집적 회로의 소자 배치 방법에 있어서,
    상기 영역을 온칩 커패시터가 배치되는 온칩 커패시터용 사이트로서 지정하고, 그 밖의 영역을 펑션 블록이 배치되는 펑션 블록용 사이트로서 지정하는 단계;
    상기 펑션 블록용 사이트에 펑션 블록을 배치하는 제1 배치 단계; 및
    상기 온칩 커패시터용 사이트에 온칩 커패시터를 배치하는 제2 배치 단계
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 소자 배치 방법.
  9. 제1항에 기재된 반도체 집적 회로의 제조 방법에 있어서,
    기판 또는 절연층 상에 하나 이상의 온칩 커패시터 및 하나 이상의 펑션 블록을 형성하는 제1 단계;
    상기 제1 단계에서 형성된 상기 기판 또는 상기 절연층 상에 금속막을 형성하고 마스크를 통하여 상기 금속막을 노광하고 에칭함으로써, 전원 및 접지 배선을 포함하는 제1 배선층을 형성하는 제2 단계;
    상기 제2 단계에서 형성된 상기 기판 또는 상기 절연층 상에 산화막을 도포하고 노광 및 현상을 행하여 절연층을 형성하는 제3 단계;
    상기 절연층 내의 소정 위치들에 홀들을 형성하고 도금에 의해 금속화된 비아-홀들(via-holes)을 형성하는 제4 단계;
    상기 제3 단계에서 형성된 상기 절연층 상에 펑션 블록을 형성하는 제5 단계; 및
    상기 제3 단계에서 형성된 상기 절연층 상에 금속막을 형성하고 마스크를 통하여 상기 금속막을 노광하고 에칭함으로써, 상기 절연층의 아래에 형성된 상기 온칩 커패시터들의 위에 배치되는 전원 및 접지 배선을 포함하는 제2 배선층을 형성하는 제6 단계
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 제조 방법.
  10. 제9항에 있어서, 상기 제6 단계의 종료 후에, 상기 제3, 제4, 제1, 제3, 제4 및 제6 단계들이 이 순서대로 소정의 횟수가 반복되는 것을 특징으로 하는 반도체 집적 회로의 제조 방법.
  11. 제2항에 기재된 반도체 집적 회로의 제조 방법에 있어서,
    기판 또는 절연층 상에 하나 이상의 온칩 커패시터 및 하나 이상의 펑션 블록을 형성하는 제1 단계;
    상기 제1 단계에서 형성된 상기 기판 또는 상기 절연층 상에 금속막을 형성하고 마스크를 통하여 상기 금속막을 노광하고 에칭함으로써, 전원 및 접지 배선을 포함하는 제1 배선층을 형성하는 제2 단계;
    상기 제2 단계에서 형성된 상기 기판 또는 상기 절연층 상에 산화막을 도포하고 노광 및 현상을 행하여 절연층을 형성하는 제3 단계;
    상기 절연층 내의 소정 위치들에 홀들을 형성하고 도금에 의해 금속화된 비아-홀들을 형성하는 제4 단계;
    상기 제3 단계에서 형성된 상기 절연층 상에 펑션 블록을 형성하는 제5 단계; 및
    상기 제3 단계에서 형성된 상기 절연층 상에 금속막을 형성하고 마스크를 통하여 상기 금속막을 노광하고 에칭함으로써, 상기 절연층의 아래에 형성된 상기 온칩 커패시터들의 위에 배치되는 전원 및 접지 배선을 포함하는 제2 배선층을 형성하는 제6 단계
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 제조 방법.
  12. 제11항에 있어서, 상기 제6 단계의 종료 후에, 상기 제3, 제4, 제1, 제3, 제4 및 제6 단계들이 이 순서대로 소정의 횟수가 반복되는 것을 특징으로 하는 반도체 집적 회로의 제조 방법.
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