JP3178399B2 - 半導体集積回路、その素子配置方法およびその製造方法 - Google Patents

半導体集積回路、その素子配置方法およびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路、
その素子配置方法およびその製造方法に関する。
【０００２】
【従来の技術】従来の大規模集積回路（ＬＳＩ）におい
ては、ＬＳＩ内部のトランジスタのオン・オフ動作によ
って電源幹線に電位の“ゆれ”が生じてしまい、遅延や
ノイズが発生するという問題点があった。そこで、この
電位のゆれを抑えるために、ＬＳＩのパッケージ上にコ
ンデンサを設けたり、または、ＬＳＩ内部にＰＮ接合容
量やゲート容量を利用したオンチップキャパシタと呼ぶ
コンデンサなどを設けるといった措置を講じていた。
【０００３】オンチップキャパシタは、それ自身を構成
するためにアルミ配線を使用するため、従来は配線の邪
魔にならないチップの周辺部分などに配置していた。例
えば図８を参照すると、従来のＬＳＩでは、オンチップ
キャパシタは、配線の邪魔になったりファンクションブ
ロックの配置の制限になったりすることを避けるため、
ゆれを発生しているトランジスタの近傍ではなく、内部
領域４１のファンクションブロックの配置されない未使
用領域４３、内部領域と入出力（Ｉ／Ｏ）領域との境界
領域４４、Ｉ／Ｏバッファが配置されていないＩ／Ｏ領
域の未使用領域４５といった箇所に配置されていた。
【０００４】
【発明が解決しようとする課題】このような従来技術で
は、電源のゆれを抑えるためのオンチップキャパシタが
実際にゆれを発生させているトランジスタから遠くに配
置されているため、その効果が低いという問題がある。
【０００５】また、電源のゆれを抑えるために大きな容
量、すなわち、大きなオンチップキャパシタが必要とな
り、結果としてチップが大きくなってしまうという問題
がある。
【０００６】さらに、内部の領域にオンチップキャパシ
タを配置しようとすると、配線の邪魔になったり、ファ
ンクションブロック配置の制約になったりするためにフ
ァンクションブロック間の配線長が増加し、チップの性
能を落としてしまうという問題点がある。
【０００７】また、従来の技術では、未使用領域などを
人手で発見し人手でオンチップキャパシタを配置する必
要があったため、設計が容易ではないという問題点があ
る。
【０００８】また、チップ内部の電源および接地配線の
交差箇所付近は、これら配線の存在によりファンクショ
ンブロック等の配線接続が困難となるため、使用されず
にいた。
【０００９】本発明の目的は、性能や集積度を落とすこ
となく、オンチップキャパシタを搭載した半導体集積回
路およびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明のスタンダードセ
ル方式における半導体集積回路は、複数の配線からなる
第１の配線群と、この第１の配線群の下方に位置し、前
記第１の配線群と相互に交差する複数の配線からなる第
２の配線群と、前記第１の配線群の所定の配線の下方で
あって前記第２の配線群の隣接する２つの配線間に位置
する第１の領域に設けられたオンチップキャパシタとか
ら構成する。
【００１１】本発明の他のスタンダードセル方式におけ
る半導体集積回路は、複数の配線からなる第１の配線群
と、この第１の配線群の下方に位置し、前記第１の配線
群と相互に交差する複数の配線からなる第２の配線群
と、前記第１の配線群の所定の配線の下方であって前記
第２の配線群の隣接する２つの配線間に位置するの第１
の領域と、前記第１の配線群の隣接する２つの配線間に
位置する領域の下方に位置するとともに前記第２の配線
群の隣接する２つの配線間に位置する領域であって、フ
ァンクションブロックよりも小さい第２の領域と、前記
第１の領域および前記第２を合わせた第３の領域に設け
られたオンチップキャパシタとから構成する。
【００１２】また、本発明の前記第１の配線群および前
記第２の配線群は、電源配線および接地配線が対となる
複数の配線対からなる。
【００１３】本発明の半導体集積回路の素子配置方法
は、前記第１の領域を配置禁止と設定して、その他の領
域にファンクションブロックを配置をする第１の配置ス
テップと、前記第１の配置の終了後に前記配置禁止とし
た前記第１の領域の配置禁止を解除するステップと、前
記配置禁止を解除した前記第１の領域および前記第１の
配置により使用されなかった領域にオンチップキャパシ
タを配置する第２の配置ステップとを含む。
【００１４】本発明の他の半導体集積回路の素子配置方
法は、前記第３の領域を配置禁止と設定して、その他の
領域にファンクションブロックを配置をする第１の配置
ステップと、前記第１の配置の終了後に前記第３の領域
の配置禁止を解除するステップと、前記配置禁止を解除
した前記第３の領域ならびに前記第１の配置により使用
されなかった領域にオンチップキャパシタを配置する第
２の配置ステップとを含む。
【００１５】また、本発明の他の半導体集積回路の素子
配置方法は、前記第１の領域をオンチップキャパシタを
配置する領域とし、その他の領域をファンクションブロ
ックを配置する領域として区分けするステップと、前記
ファンクションブロックを配置する領域にファンクショ
ンブロックを配置をする第１の配置ステップと、前記オ
ンチップキャパシタを配置する領域にオンチップキャパ
シタを配置する第２の配置ステップとを含む。
【００１６】本発明の他の半導体集積回路の素子配置方
法は、前記第３の領域をオンチップキャパシタを配置す
る領域とし、その他の領域をファンクションブロックを
配置する領域に区分けするステップと、前記ファンクシ
ョンブロックを配置する領域に対し、ファンクションブ
ロックを配置する配置ステップと、前記オンチップキャ
パシタを配置する領域にオンチップキャパシタを配置す
る第２の配置ステップとを含む。
【００１７】本発明の半導体集積回路の製造方法は、基
板または絶縁層上にオンチップキャパシタおよびファン
クションブロックを形成する第１の工程と、前記第１の
工程で形成された前記基板または絶縁層上に金属膜を形
成しマスク処理を行った後、露光およびエッチングを行
うことで電源および接地配線からなる第１の配線層を形
成する第２の工程と、前工程で形成された前記基板また
は絶縁層上に酸化膜を塗布し、露光および現像を行って
絶縁層を形成する第３の工程と、前記絶縁層の所定の位
置にヴィアホールを形成し、このヴィアホールにメッキ
処理を行ってスルーホールを形成する第４の工程と、
前記第３の工程で形成された前記絶縁層上にファンクシ
ョンブロックを形成する第５の工程と、前記第３の工程
で形成された前記絶縁層上に金属膜を形成しマスク処理
を行った後、露光およびエッチングを行うことで、前記
絶縁層の下に形成されている前記オンチップキャパシタ
の上方位置に配線される電源および接地配線を含む第２
の配線層を形成する第６の工程とを含む。
【００１８】また、本発明の半導体集積回路の製造方法
は、前記第６の工程終了後、前記第３の工程、前記第４
の工程および前記第１の工程ないし前記第６の工程の順
に各工程を所定回数繰り返す。
【００１９】
【発明の実施の形態】次に本発明のスタンダードセル方
式における半導体集積回路の実施の形態について図面を
参照して詳細に説明する。一般に、従来の配線層を有す
るＬＳＩの隣接する２つの配線層の信号線は互いに直交
する方向に主軸を持つため、一方の配線層の配線が水平
方向に走るならそれに隣接する他方の配線層の配線は垂
直方向に走るといった構成になっている。図１を参照す
ると、本発明の第１の実施の形態は、水平方向電源配線
１０および水平方向接地配線１１からなる第１層配線
と、垂直方向電源配線１２および垂直方向接地配線１３
からなる第２層配線とを備えている。水平方向電源配線
１０および垂直方向電源配線１２、水平方向接地配線１
１および垂直方向接地配線１３はそれぞれスルーホール
１６によって接続される。ファンクションブロック１７
は各配線に囲まれた領域に配置される。図１のａ−ｂ線
断面が図２に示される。
【００２０】図１および図２を参照すると、従来は、基
板２２上において、垂直方向配線１２または１３の直下
の領域であって水平方向配線１０と１１との間の領域１
４は、電源および接地配線が邪魔になるためにファンク
ションブロック等の設置場所としては活用されていなか
った。このため、内部領域には未使用領域１５にのみオ
ンチップキャパシタ１８が配置されていた。
【００２１】本発明においては、上述の使用されていな
かった領域１４を活用し、ファンクションブロックとオ
ンチップキャパシタの取り扱いを分けることによってこ
の領域１４にオンチップキャパシタ１８を配置するもの
である。配置を行う方法としてはＣＡＤ（Computer Aid
ed Design）システムを利用した以下の２通りの方法が
ある。いずれの方法においても、ＬＳＩの内部領域は図
３に示すようにサイトという小領域に論理的に区分けさ
れているとする。図３および図４は第１の方法を説明す
るための図である。第１の方法においては、ＣＡＤシス
テムの配置プログラムが垂直方向電源配線１２または垂
直方向接地配線１３の下の領域１４のサイト群３０をフ
ァンクションブロック配置時に配置禁止と定義する（図
４のステップＳ１１）。そして、配置禁止と定義されて
いない配置可能サイトに対して配置プログラムによって
ファンクションブロック１７を配置する（ステップＳ１
２）。配置プログラムは各ファンクションブロックの設
置条件や接続条件等に基づき、各ファンクションブロッ
ク１７をサイトに順次配置してゆき、サイトを埋めてゆ
く。そして、全ファンクションブロックの配置終了後に
サイト群３０の配置禁止状態を解除する（ステップＳ１
３）。次に、配置プログラムによりオンチップキャパシ
タ１８の配置を行う（ステップＳ１４）。これにより配
置禁止状態となっていたサイト群３０すなわち領域１４
およびチップ上の未使用領域１５にオンチップキャパシ
タ１８が配置される。
【００２２】図５は第２の配置方法を説明するための図
である。第２の配置方法では、垂直方向電源配線１２ま
たは垂直方向接地配線１３の下の領域１４と、それ以外
の箇所とでサイト種類を分けることによって配置できる
ブロック種類をあらかじめ変えておく。図５の例ではフ
ァンクションブロック１７が配置可能なサイト群をファ
ンクションブロック（ＦＢ）用サイト、オンチップキャ
パシタ１８用のサイト群３０をオンチップキャパシタ用
サイトとしてＬＳＩ内部を定義しておく（図６のステッ
プＳ２１）。そして、配置プログラムによりファンクシ
ョンブロック１７をＦＢ用サイトに配置する（ステップ
Ｓ２２）。全てのファンクションブロックの配置が終了
した後に、配置プログラムにより今度はオンチップキャ
パシタ１８をオンチップキャパシタ用サイト全体に配置
する（ステップＳ２３）。
【００２３】このように、本発明の第１の実施の形態に
よれば、オンチップキャパシタ１８を垂直方向電源配線
１２または垂直方向接地配線１３の下の領域１４および
未使用領域１５に容易に配置することができる。
【００２４】次に、本発明の第２の実施の形態について
説明する。
【００２５】図７を参照すると、本発明の第２の実施の
形態は、垂直方向電源配線１２および垂直方向接地配線
１３間の領域２０が狭いためにこの領域２０にはファン
クションブロック１７が配置できない場合である。この
ような場合、垂直電源配線１２および垂直方向接地配線
１３間の領域２０にはファンクションブロック１７が配
置されないため、オンチップキャパシタ１８を配置する
領域として活用する。すなわち、第１の実施の形態にお
ける領域１４に領域２０を加え領域２１をオンチップキ
ャパシタ配置領域とする。そして、ファンクションブロ
ック１７およびオンチップキャパシタ１８の配置を行
う。配置は上述した第１の実施の形態の場合と同様にし
て行うことができるのでその説明は省略する。
【００２６】このように、本発明の第２の実施の形態に
よれば、領域１４に領域２０を加えた領域２１をオンチ
ップキャパシタの配置領域として扱うことで、より大き
な配置領域を確保することができる。
【００２７】以上の配置方法の例においては、垂直方向
電源配線１２および垂直方向接地配線１３の下を配置場
所としたが、これを水平方向電源配線１０および水平方
向接地配線１１の下として構成することも当然可能であ
り、また、その両方を設置場所とすることも可能であ
る。
【００２８】次に本発明の半導体集積回路の製造方法に
ついて図９を参照して説明する。まず、図９（ａ）に示
されるような基板２２上に電源および接地からなる配線
層、ファンクションブロックおよびオンチップキャパシ
タ等を以下の工程順で形成する。
【００２９】まず、図９（ａ）に示すように、基板２２
上にオンチップキャパシタ１８およびファンクションブ
ロックを形成し、使用されない領域には非伝導体２５
（フィルセルという）を形成して未使用領域を埋める
（工程１）。次に、図９（ｂ）に示すように、工程１で
形成された基板上にアルミなどの金属膜を形成し、所望
のパターンのマスクを用いて該金属膜を露光後、エッチ
ングすることにより水平方向電源配線および接地配線か
らなる第１の配線層２３を形成する（工程２）。さら
に、図９（ｃ）に示すように、工程２で形成された基板
上に酸化膜を塗布し、露光および現像を行って絶縁層１
９を形成する（工程３）。次に、図９（ｄ）に示すよう
に、絶縁層１９の所定の位置にヴィアホールを形成し、
このヴィアホールにメッキ処理を行ってスルーホール１
６を形成する（工程４）。
【００３０】さらに、図９（ｅ）に示すように、工程３
で形成された絶縁層１９上にファンクションブロック１
７を形成し、使用されない領域にはフィルセル２５を形
成して未使用領域を埋める（工程５）。
【００３１】次に、図９（ｆ）に示すように、工程３で
形成された絶縁層１９上にアルミなどの金属膜を形成
し、所望のパターンのマスクを用いて該金属膜を露光
後、およびエッチングすることにより、前記絶縁層の下
に形成されているオンチップキャパシタ１８の上方位置
に配線される垂直方向電源配線および接地配線を含む第
２の配線層２４を形成する（工程６）。
【００３２】以下、工程３、工程４および工程１ないし
工程６の順で工程を所定回数繰り返す。
【００３３】このように、本発明の実施の形態によれ
ば、オンチップキャパシタ１８を垂直電源配線１２およ
び垂直方向接地配線１３の下の領域１４もしくは垂直電
源配線１２および垂直方向接地配線１３の下およびその
間の領域からなる領域２１に配置することによって、ト
ランジスタのオン・オフ動作によって電源幹線に発生す
る電位の“ゆれ”を小容量のオンチップキャパシタで抑
えることができる。また、回路の内部領域４１にオンチ
ップキャパシタ１８を配置することで回路の集積度の向
上も図ることができる。
【００３４】
【発明の効果】以上のように、本発明には小容量のオン
チップキャパシタで電源のゆれを抑えることができると
いう効果がある。また、回路内部にオンチップキャパシ
タを配置することで回路の集積度を向上させ、さらに、
配置プログラムによるオンチップキャパシタの配置が可
能となって未使用領域を探したり専用の領域を設けたり
する必要がなくなり設計効率も向上するという効果もあ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す平面図であ
る。
【図２】図１のａ−ｂ線の断面図である。
【図３】本発明によるオンチップキャパシタの第１の配
置方法を説明するための図である。
【図４】第１の配置方法を示す流れ図である。
【図５】本発明によるオンチップキャパシタの第２の配
置方法を説明するための図である。
【図６】第２の配置方法を示す流れ図である。
【図７】本発明の第２の実施の形態を示す平面図であ
る。
【図８】従来のＬＳＩチップの平面図である。
【図９】本発明の半導体集積回路の製造方法を示す工程
図である。
【符号の説明】
１０ 水平方向電源配線（ＶＤＤ） １１ 水平方向接地配線（ＧＮＤ） １２ 垂直方向電源配線（ＶＤＤ） １３ 垂直方向接地配線（ＧＮＤ） １４ オンチップキャパシタ配置領域 １５ 未使用領域 １６ スルーホール １７ ファンクションブロック １８ オンチップキャパシタ １９ 絶縁層 ２０ 領域 オンチップキャパシタ配置領域 チップ基盤 第１の配線層 第２の配線層 フィルセル ３０ 配線下の領域 ４１ ファンクションブロックを配置するチップの内
部領域 ４２ Ｉ／Ｏバッファを配置する領域 ４３ チップ内部領域の未使用領域 ４４ 境界領域 ４５ Ｉ／Ｏ領域の未使用領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/82 H01L 21/822

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の配線からなる第１の配線群と、 この第１の配線群の下方に位置し、前記第１の配線群と
    相互に交差する複数の配線からなる第２の配線群と、 前記第１の配線群の所定の配線の下方であって前記第２
    の配線群の隣接する２つの配線間に位置する第１の領域
    内に設けられたオンチップキャパシタとから構成したこ
    とを特徴とする半導体集積回路。
  2. 【請求項２】 複数の配線からなる第１の配線群と、 この第１の配線群の下方に位置し、前記第１の配線群と
    相互に交差する複数の配線からなる第２の配線群と、 前記第１の配線群の所定の配線の下方であって前記第２
    の配線群の隣接する２つの配線間に位置するの第１の領
    域と、 前記第１の配線群の隣接する２つの配線間に位置する領
    域の下方に位置するとともに前記第２の配線群の隣接す
    る２つの配線間に位置する領域であって、ファンクショ
    ンブロックよりも小さい第２の領域と、 前記第１の領域および前記第２を合わせた第３の領域に
    設けられたオンチップキャパシタとから構成したことを
    特徴とする半導体集積回路。
  3. 【請求項３】 前記第１の配線群および前記第２の配線
    群は、電源配線および接地配線が対となる複数の配線対
    からなることを特徴とする請求項１または２記載の半導
    体集積回路。
  4. 【請求項４】 複数の配線からなる第１の配線群と、こ
    の第１の配線群の下方に位置し、前記第１の配線群と相
    互に交差する複数の配線からなる第２の配線群と、前記
    第１の配線群の所定の配線の下方であって前記第２の配
    線群の隣接する２つの配線間に位置する第１の領域に設
    けられたオンチップキャパシタとからなる半導体集積回
    路の素子配置方法であって、 前記第１の領域を配置禁止と設定して、その他の領域に
    ファンクションブロックを配置をする第１の配置ステッ
    プと、 前記第１の配置の終了後に前記配置禁止とした前記第１
    の領域の配置禁止を解除するステップと、 前記配置禁止を解除した前記第１の領域および前記第１
    の配置により使用されなかった領域にオンチップキャパ
    シタを配置する第２の配置ステップとを含むことを特徴
    とする半導体集積回路の素子配置方法。
  5. 【請求項５】 請求項２記載の半導体集積回路の素子配
    置方法であって、 前記第３の領域を配置禁止と設定して、その他の領域に
    ファンクションブロックを配置をする第１の配置ステッ
    プと、 前記第１の配置の終了後に前記第３の領域の配置禁止を
    解除するステップと、 前記配置禁止を解除した前記第３の領域ならびに前記第
    １の配置により使用されなかった領域にオンチップキャ
    パシタを配置する第２の配置ステップとを含むことを特
    徴とする半導体集積回路の素子配置方法。
  6. 【請求項６】 複数の配線からなる第１の配線群と、こ
    の第１の配線群の下方に位置し、前記第１の配線群と相
    互に交差する複数の配線からなる第２の配線群と、前記
    第１の配線群の所定の配線の下方であって前記第２の配
    線群の隣接する２つの配線間に位置する第１の領域に設
    けられたオンチップキャパシタとからなる半導体集積回
    路の素子配置方法であって、 前記第１の領域をオンチップキャパシタを配置する領域
    とし、その他の領域をファンクションブロックを配置す
    る領域として区分けするステップと、 前記ファンクションブロックを配置する領域にファンク
    ションブロックを配置をする第１の配置ステップと、 前記オンチップキャパシタを配置する領域にオンチップ
    キャパシタを配置する第２の配置ステップとを含むこと
    を特徴とする半導体集積回路の素子配置方法。
  7. 【請求項７】 請求項２記載の半導体集積回路の素子配
    置方法であって、 前記第３の領域をオンチップキャパシタを配置する領域
    とし、その他の領域をファンクションブロックを配置す
    る領域に区分けするステップと、 前記ファンクションブロックを配置する領域に対し、フ
    ァンクションブロックを配置する配置ステップと、 前記オンチップキャパシタを配置する領域にオンチップ
    キャパシタを配置する第２の配置ステップとを含むこと
    を特徴とする半導体集積回路の素子配置方法。
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