JP3184108B2 - 半導体集積回路の自動レイアウト方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
自動レイアウト方法に関し、特にディジタル信号とアナ
ログ信号とが混在する半導体集積回路の自動レイアウト
方法に関する。

【０００２】

【従来の技術】ディジタル信号とアナログ信号とが混在
し、ディジタル信号の配線とアナログ信号の配線が隣接
して配置されている場合、隣接する配線間の寄生容量に
よって、ディジタル信号がアナログ信号に重畳しアナロ
グ信号が劣化するという問題がある。

【０００３】この対策として従来、アナログ信号の配線
の近くにシールド用配線を設けディジタル信号が直接ア
ナログ信号に飛び込まないようにする方法、ディジタル
信号の配線を迂回させて、この配線がアナログ信号の配
線の近くに配置されないようにする方法、ディジタル信
号の配線とアナログ信号の配線間隔を広げて配線間の寄
生容量を低減する方法など、いずれもマニュアル設計で
回路特性が満足するまで修正を繰り返していた。

【０００４】上述したマニュアル作業による設計ミスや
回路特性を満足するまで修正を繰り返すことによる設計
期間の長期化への対策として、特開平７−７４２５８に
マニュアル設計を自動化する方法が提案されている。

【０００５】この従来例では、各機能ブロックの回路設
計後、各機能ブロックがブロック間配線をそのブロック
間配線以外の配線と隣接させない機能ブロックかどうか
を調べ、ブロック間配線をそのブロック間配線以外の配
線と隣接させないブロックのみ、各機能ブロックのレイ
アウト設計で入出力端子を特別の配線層に定義すると共
にこの入出力端子の近くに固定電位の入出力端子を設
け、各機能ブロックの自動配置を実施する。次に、特別
の配線層に定義された対象配線のみを配線３本分を含む
幅の配線で自動配線し、その配線を３本の配線に変換し
た後、この３本の配線を本来の配線層に変換する。最後
に、対象配線以外のすべての配線を自動配線することに
より、半導体チップ上に存在する全ての機能ブロック間
の配線処理を完了する。

【０００６】上述した方法により、設計者が指定した信
号線に平行に位置する各信号配線のシールド配線を設
け、各信号間の相互干渉による回路特性が劣化しないよ
うに自動配線を行っている。

【０００７】

【発明が解決しようとする課題】上述した従来の半導体
集積回路の自動レイアウト方法は、各機能ブロックのレ
イアウト設計時にマニュアル設計で、他の信号配線との
クロストークが問題となる対象配線の端子の両側に定電
位の端子を設け、この定電位の端子を特別の配線層に定
義すると必要があり、マニュアル設計によるミスが発生
する危険性がある。

【０００８】また、対象配線に隣接する対象配線と同一
配線層とのクロストークに対しては、対象配線の両側に
配置されたシールド配線によりシールドされるものの、
対象配線と異なる配線層とのクロストークに対しては、
単純に対象配線に対して配線禁止領域を設定するだけな
ので、対象配線近くの配線はこの配線禁止領域を迂回し
なくてはならず、冗長の配線領域が形成されるためチッ
プサイズが大きくなるという問題がある。

【０００９】さらに、対象配線の両側に対象配線に平行
して自動的にシールド配線を配置するため、対象配線と
両側のシールド配線との間に大きな寄生容量が形成さ
れ、対象配線の信号速度が遅くなるという問題がある。

【００１０】このため、本発明の目的は従来必要とした
マニュアル設計の工程を無くし、ディジタル信号が特性
上問題となるアナログ信号に混入してアナログ信号が劣
化するのを防止した半導体集積回路の自動レイアウト方
法を提供することにある。

【００１１】また、本発明の他の目的は、特性上問題と
なるアナログ信号が伝播する配線と同一配線層とのクロ
ストークを防止するだけでなく、従来の一律に配線禁止
領域を設定する方法を用いずに、アナログ信号が伝播す
る配線と異なる配線層とのクロストークを防止した半導
体集積回路の自動レイアウト方法を提供することにあ
る。

【００１２】さらに、本発明の他の目的は、特性上問題
となるアナログ信号が伝播する配線の両側に配置するシ
ールド配線を必要な箇所のみに配置することにより、寄
生容量を低減して動作速度を向上させた半導体集積回路
の自動レイアウト方法を提供することにある。

【００１３】

【課題を解決するための手段】そのため、本発明の半導
体集積回路の自動レイアウト方法は、回路特性上重要な
配線である対象配線に対応して対象配線の信号を伝達す
る信号配線と、前記信号配線の両側に所定距離だけ離れ
た位置に配置され前記信号配線を電気的にシールドする
第１のシールド配線と、前記信号配線に対し構造的に上
層に位置し前記信号配線を電気的にシールドする第２の
シールド配線から構成される配線要素を備え、半導体集
積回路を構成する各種回路ブロック間を接続する配線の
うち前記対象配線に特定の属性を付加し、この特定の属
性に従って前記配線要素を用いて前記対象配線を自動配
線することを特徴とする半導体集積回路の自動レイアウ
ト方法において、前記対象配線を自動配線した後、前記
対象配線以外の通常配線を自動配線し、前記第１のシー
ルド配線と前記通常配線のうちで構造的に前記第１のシ
ールド配線と同層の前記通常配線との距離が第１の指定
寸法以内であれば前記第１のシールド配線をそのまま残
し、前記第１の指定寸法以上であれば前記第１のシール
ド配線を削除することを特徴としている。

【００１４】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００１５】図１は本実施の形態による半導体集積回路
の自動レイアウト方法を示すフロ−チャ−ト、図２は図
１のフロ−チャ−トに基づき各ブロック間を配線した図
１の主要ステップにおける半導体集積回路の概略的平面
図、図３は図２において使用したポリシリコン層及び第
１アルミ配線を信号配線とし、両側にシールド配線を備
えた対象配線のシンボル図とこれに対応するレイアウト
図である。

【００１６】初めに、ステップＳ１でＮＡＮＤゲート、
フリップフロップなどのプリミティブブロックやプリミ
ティブブロックを用いて設計された乗算器などのマクロ
ブロックを使用して回路設計を行う。

【００１７】次に、回路設計者は回路図を表示するディ
スプレイ装置を見ながら、特に信号劣化が問題となる対
象配線に属性を付加する。例えば、対象配線をマウスで
クリックして“１”を付加し、その他の信号配線は初期
値の“０”を付加する。

【００１８】次に、ステップＳ３で属性が付加されたネ
ットリストを作成し、ステップＳ４でこのネットリスト
を参照してプリミティブブロック及びマクロブロックを
半導体チップの内部に設定された内部領域に配置した
後、ステップＳ５で属性を付加した信号配線のみを最初
に自動配線する。

【００１９】これを図２（ａ）を参照して説明する前
に、図３に示すポリシリコン配線と第１アルミ配線によ
る対象配線のシンボル図とこれに対応するレイアウト図
及び図４に示すポリシリコン配線と第１アルミ配線によ
る対象配線の模式的構造断面図について説明する。図３
（ａ）に示すポリシリコン対象配線は、ポリシリコン信
号配線１１０と、ポリシリコン信号配線１１０の両側に
配置されたポリシリコンシールド配線１２１，１２２
と、第１アルミシールド配線２３０から構成される。図
３（ａ）のシンボル図をレイアウト図として表現すると
図３（ｂ）のようになり、ポリシリコン信号配線１１０
は、指定された幅と長さを有するポリシリコン信号配線
１１０’に対応し、同様にポリシリコンシールド配線１
２１，１２２に対応するポリシリコンシールド配線１２
１’，１２２’は、ポリシリコン信号配線１１０’の両
側に指定された距離だけ離れた位置に配置されている。

【００２０】図３（ｂ）の模式的構造断面図を図４
（ａ）に示す。図４（ａ）において、１１０”はポリシ
リコン信号配線、１２１”，１２２”はポリシリコン信
号配線１１０”の両側に配置されたポリシリコンシール
ド配線、２３０’は、第１アルミシールド配線、２３
１’はポリシリコン信号配線１１０”の近くに配置され
た第１アルミ信号配線である。

【００２１】第１アルミ信号配線２３１’と第１アルミ
シールド配線２３０’間には容量Ｃ１が、第１アルミ信
号配線２３１’とポリシリコンシールド配線１２２”間
には容量Ｃ２が形成されるため、第１アルミ信号配線２
３１’から容量Ｃ１，Ｃ２を介して第１アルミシールド
配線２３０’及びポリシリコンシールド配線１２２”に
信号が混入するものの、ポリシリコン信号配線１１０”
には何ら影響を与えない。

【００２２】同様に、図３（ｃ）に示す第１アルミ対象
配線は、第１アルミ信号配線２１０と、第１アルミ信号
配線２１０の両側に配置された第１アルミシールド配線
２２１，２２２と、第２アルミシールド配線３１０から
構成される。図３（ｃ）のシンボル図をレイアウト図と
して表現すると図３（ｄ）のようになり、第１アルミ信
号配線２１０は、指定された幅と長さを有する第１アル
ミ信号配線２１０’に対応し、同様に第１アルミシール
ド配線２２１，２２２に対応する第１アルミシールド配
線２２１’，２２２’は、第１アルミ信号配線２１０’
の両側に指定された距離だけ離れた位置に配置されてい
る。

【００２３】図３（ｄ）の模式的構造断面図を図４
（ｂ）に示す。図４（ｂ）において、２１０”は第１ア
ルミ信号配線、２２１”，２２２”は第１アルミ信号配
線２１０”の両側に配置された第１アルミシールド配
線、３１０’は、第２アルミシールド配線、２３２’は
第１アルミ信号配線２１０”の近くに配置された第１ア
ルミ信号配線、３１１’は第１アルミ信号配線２１０”
の近くに配置された第２アルミ信号配線である。

【００２４】第１アルミ信号配線２３２’と第１アルミ
シールド配線２２２”間には容量Ｃ３が、第１アルミ信
号配線２３２’と第２アルミシールド配線３１０’間に
は容量Ｃ４が形成されるため、第１アルミ信号配線２３
２’から容量Ｃ３，Ｃ４を介して第１アルミシールド配
線２２２”及び第２アルミシールド配線３１０’に信号
が混入するものの、第１アルミ信号配線２１０”には何
ら影響を与えない。

【００２５】同様に、第２アルミ信号配線３１１’と第
１アルミシールド配線２２２”間には容量Ｃ５が、第２
アルミ信号配線３１１’と第２アルミシールド配線３１
０’間には容量Ｃ６が形成されるため、第２アルミ信号
配線３１１’から容量Ｃ５，Ｃ６を介して第１アルミシ
ールド配線２２２”及び第２アルミシールド配線３１
０’に信号が混入するものの、第１アルミ信号配線２１
０”には何ら影響を与えない。

【００２６】図２（ａ）において、１〜４はプリミティ
ブブロック又はマクロブロックであり（ここでは、マク
ロブロックとして説明するがプリミティブブロックでも
かまわない）、１１，１２はマクロブロック１の入出力
端子、１３は電源用端子、２１はマクロブロックの入出
力端子、２２は接地用端子、３１，３２はマクロブロッ
ク３の入出力端子、３３は電源用端子、４１はマクロブ
ロック４の入出力端子、４２は接地用端子である。ま
た、入出力端子２１，３２間に属性を付加した対象配線
であるポリシリコン対象配線１０１，１０２及び第１ア
ルミ対象配線２０１が配置されている。

【００２７】次に、図２（ｂ）に示すようにステップＳ
６で、ステップＳ５で配線したポリシリコン対象配線及
び第１アルミ対象配線を展開する。すなわち、図２
（ｂ）において、ポリシリコン対象配線１０１，１０２
は、それぞれポリシリコン信号配線１１０ａ，１１０
ｂ、ポリシリコンシールド配線１２１ａ，１２２ａ，１
２１ｂ，１２２ｂ及び第１アルミシールド配線２３０
ａ，２３０ｂに展開され、第１アルミ対象配線２０１は
第１アルミ信号配線２１０ａ、第１アルミシールド配線
２２１ａ，２２２ａ及び第２アルミシールド配線３１０
ａに展開される。

【００２８】このとき、後のステップで図形演算が容易
にできるようにポリシリコンシールド配線及び第１アル
ミシールド配線は、ポリシリコン配線及び第１アルミ配
線のレベルとは別の層を用いて展開される。例えば、図
形処理システムにおいて、図５に示すように、最終的に
マスクを作成するためのデータとなるポリシリコンのレ
ベルを５０層とし、ポリシリコンシールド配線のレベル
を５１層、ポリシリコン対象配線のポリシリコン信号配
線のレベルを５２層とする。

【００２９】次に、図２（ｃ）に示すように、ステップ
Ｓ７で属性を付加しない通常配線を自動配線する。図２
（ｃ）において、マクロブロック１の入出力端子１１と
クロブロック３の入出力端子３１は、ポリシリコン配線
１０３で配線される。また、マクロブロック１の入出力
端子１２からポリシリコン配線１０４で垂直方向に配線
され、次いで第１アルミ配線２０２で水平方向に配線さ
れ、さらに、第２アルミ配線３０１でポリシリコン信号
配線１１０ａ、ポリシリコンシールド配線１２１ａ，１
２２ａ及び第１アルミシールド配線２３０ａの上を通過
し、第１アルミ配線２０３で再び垂直方向に配線された
後、最後にポリシリコン配線１０５でマクロブロック４
の入出力端子４１に接続する。また、電源用端子１３，
３３は電源配線２５０で相互に接続され、接地用端子２
２，４２は接地配線２６０で相互に接続される。

【００３０】次に、ステップＳ８でシールド配線上部を
通過する配線があるかどうかを検証し、シールド配線上
部を通過する配線が存在しない場合は、ステップＳ９で
シールド配線のうち構造断面図における上層のシールド
配線を削除し、シールド配線上部を通過する配線が存在
する場合は、ステップＳ１０の処理を実行する。

【００３１】図２（ｃ）において、ポリシリコンシール
ド配線１２１ａ，１２２ａ及び第１アルミシールド配線
２３０ａの上を第２アルミ配線３０１が通過しているの
で、上層のシールド配線である第１アルミシールド配線
２３０ａはそのまま残すが、ポリシリコンシールド配線
１２１ｂ，１２２ｂ及び第１アルミシールド配線２３０
ｂの上を配線が通過していないので、上層のシールド配
線である第１アルミシールド配線２３０ｂは削除する。
同様に、第１アルミシールド配線２２１ａ，２２２ａ及
び第二アルミシールド配線３１０ａの上を通過する配線
も存在しないので、第２アルミシールド配線３１０ａは
削除する。

【００３２】このように、シールドを必要としないシー
ルド配線を削除することにより、ポリシリコン信号配線
又は第１アルミ信号配線とシールド配線との容量を必要
最小限の大きさに小さくできるので、信号配線の信号を
高帯域化することができる。

【００３３】次に、ステップＳ１０でポリシリコンシー
ルド配線又は第１アルミシールド配線周囲の制限寸法ｄ
（μ）以内にシールド配線と構造断面図における同層の
信号配線が存在するかどうかを検証し、同層の信号配線
が存在しなければステップＳ１１でシールド配線を削除
し、同層の信号配線が存在すればステップＳ１２の処理
を実行する。

【００３４】図２（ｃ）において、ポリシリコンシール
ド配線１２１ａ，１２２ａの近傍にはポリシリコン信号
配線が存在しないので、ポリシリコンシールド配線１２
１ａ，１２２ａは削除し、同様に第１アルミシールド配
線２２１ａ，２２２ｂの近くにも第１アルミ配線が存在
しないので、第１アルミシールド配線２２１ａ，２２２
ｂも削除する。

【００３５】また、ポリシリコンシールド配線１２２ｂ
の近くにはポリシリコン配線１０３が存在するため、ポ
リシリコンシールド配線１２２ｂはそのまま残すが、ポ
リシリコンシールド配線１２１ｂの近くにはポリシリコ
ン配線が存在しないので、ポリシリコンシールド配線１
２１ｂを削除する。

【００３６】ここで、制限寸法ｄ（μ）は、ディジタル
信号のダイナミックレンジ、信号速度、アナログ信号の
許容Ｓ／Ｎ（信号対雑音比）、半導体チップ上の層間絶
縁膜の厚さと比誘電率などにより予め決定され、自動配
線を実行する前にその値をパラメータとして指定してお
く。

【００３７】また、制限寸法ｄ（μ）以内にシールド配
線と同層の配線が存在するかどうかを検証するためには
次のような方法で行う。図５において、ポリシリコンシ
ールド配線１３２のレベルである５１層と、ポリシリコ
ン配線１３３のレベルである５０層との距離がｄ（μ）
以内にある箇所をコンピュータを用いてＤＲＣ（Ｄｅｓ
ｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ）で検証する。このと
き、ポリシリコン信号配線１３１とポリシリコン配線１
３３のレベルが異なっているために、ポリシリコンシー
ルド配線１３２の内側にあるポリシリコン信号配線はＤ
ＲＣ処理を実行する際に無視され、ポリシリコンシール
ド配線１３２の外側にあるポリシリコン配線１３３との
寸法がチェックされる。

【００３８】次にステップＳ１２において、ポリシリコ
ンシールド配線及び第１アルミシールド配線を電源又は
接地電位などの定電位にバイアスする。いづれの電位に
バイアスするかはレイアウトの都合上及び信頼性の要求
から予めシステム側に指定しておく。

【００３９】図２（ｄ）において、第１アルミシールド
配線２３０ａとポリシリコンシールド配線１２２ｂをい
ずれも電源配線２５０に接続することにより、両方のシ
ールド配線は電源電位に固定されるため、ノイズがシー
ルド配線に飛び込んできても、シールド配線が電位的に
変動しシールド配線とシールドすべきポリシリコン信号
配線や第１アルミ信号配線とでクロストークを生じ、ア
ナログ信号が劣化するという問題は生じない。さらに、
自動的にシールド配線をバイアス処理するのでレイアウ
ト設計の期間が短縮するばかりでなく、マニュアル設計
によるミスも生じない。

【００４０】最後に、ステップＳ１３において、対象配
線を構成する信号配線及びシールド配線をレベル変換す
る。例えば、ポリシリコン対象配線については、ポリシ
リコン信号配線の５２層とポリシリコンシールド配線の
５１層をともにポリシリコン配線の５０層にレベル変換
して、マスク作成用のデータ層とする。

【００４１】

【発明の効果】以上説明したように、本発明による半導
体集積回路のレイアウト方法は、回路設計者が回路図を
表示装置で見ながら、特性上問題となる対象配線に属性
を付加し、全自動で対象配線に対してシールド配線を配
置しシールド配線を定電位にバイアスすることにより、
レイアウト設計工程でのマニュアル作業を無くすことが
でき、設計ミスの防止と設計期間の短縮を計ることがで
きる。

【００４２】また、対象配線に対して構造断面図におい
て上層に位置するシールド配線を接地するため、このシ
ールド配線の上を信号配線が通過しても、この信号配線
と対象配線はクロストークを生じない。従って、信号配
線がシールド配線の上を通過できないため信号配線が迂
回して配置され無駄な配線スペースが生じ、チップサイ
ズが大きくなるという問題がなくなる。

【００４３】さらに、シールド配線と対象配線を構成し
ている信号配線を除く信号配線を図形演算し不必要なシ
ールド配線を削除することにより、シールド配線と対象
配線を構成している信号配線の容量を必要最小限の値に
することができ、対象配線を構成している信号配線を伝
播する信号を高速化することができるだけでなく、アナ
ログ信号の劣化を防ぐことができる。

【図面の簡単な説明】

【図１】本実施の形態の半導体集積回路の自動レイアウ
ト方法の処理手順を示すフローチャートである。

【図２】図１の主要ステップにおける半導体集積回路の
概略的な平面図である。

【図３】対象配線すなわち両側にシールド配線を備えた
信号配線のシンボル図と、これに対応するレイアウト図
である。

【図４】ポリシリコン対象配線及び第１アルミ対象配線
の模式的構造断面図である。

【図５】ポリシリコンシールド配線とポリシリコン配線
とのＤＲＣ演算を説明するための平面図である。

【符号の説明】

１〜４ マクロブロック １１，１２，２１，３１，３２，４１ 入出力端子 １３，３３ 電源用端子 ２２，４２ 接地用端子 １０１，１０２ ポリシリコン対象配線 １０３〜１０５，１３３ ポリシリコン配線 １１０，１１０’，１１０”，１１０ａ，１１０ｂ，１
３１ ポリシリコン信号配線 １２１，１２１ａ，１２１ｂ，１２２，１２２ａ，１２
２ｂ，１２１’，１２２’，１２１”，１２２”，１３
２ ポリシリコンシールド配線 ２０１ 第１アルミ対象配線 ２０２，２０３ 第１アルミ配線 ２１０，２１０ａ，２１０’，２１０”，２３１’，２
３２’ 第１アルミ信号配線 ２２１，２２１ａ，２２２，２２２ａ，２２１’，２２
１”，２２２’，２２２”，２３０，２３０ａ，２３０
ｂ，２３０’ 第１アルミシールド配線 ３０１ 第２アルミ配線 ３１０，３１０ａ，３１０’ 第２アルミシールド配
線 ３１１’ 第２アルミ信号配線 ２５０ 電源配線 ２６０ 接地配線 Ｃ１〜Ｃ６ 容量

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 G06F 17/50 H01L 21/822 H01L 27/04

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 回路特性上重要な配線である対象配線に
   対応して対象配線の信号を伝達する信号配線と、前記信
   号配線の両側に所定距離だけ離れた位置に配置され前記
   信号配線を電気的にシールドする第１のシールド配線
   と、前記信号配線に対し構造的に上層に位置し前記信号
   配線を電気的にシールドする第２のシールド配線から構
   成される配線要素を備え、 半導体集積回路を構成する各種回路ブロック間を接続す
   る配線のうち前記対象配線に特定の属性を付加し、この
   特定の属性に従って前記配線要素を用いて前記対象配線
   を自動配線することを特徴とする半導体集積回路の自動
   レイアウト方法において、前記対象配線を自動配線した後、前記対象配線以外の通
   常配線を自動配線し、前記第１のシールド配線と前記通
   常配線のうちで構造的に前記第１のシールド配線と同層
   の前記通常配線との距離が第１の指定寸法以内であれば
   前記第１のシールド配線をそのまま残し、前記第１の指
   定寸法以上であれば前記第１のシールド配線を削除する
   ことを特徴とする半導体集積回路の自動レイアウト方
   法。
2. 【請求項２】 回路特性上重要な配線である対象配線に
   対応して対象配線の信号を伝達する信号配線と、前記信
   号配線の両側に所定距離だけ離れた位置に配置され前記
   信号配線を電気的にシールドする第１のシールド配線
   と、前記信号配線に対し構造的に上層に位置し前記信号
   配線を電気的にシールドする第２のシールド配線から構
   成される配線要素を備え、 半導体集積回路を構成する各種回路ブロック間を接続す
   る配線のうち前記対象配線に特定の属性を付加し、この
   特定の属性に従って前記配線要素を用いて前記対象配線
   を自動配線することを特徴とする半導体集積回路の自動
   レイアウト方法において、 前記第２のシールド配線と前記通常配線との距離が第２
   の指定寸法以内であれば前記第２のシールド配線をその
   まま残し、前記第２のシールド配線と前記通常配線との
   距離が前記第２の指定寸法以上であれば前記第２のシー
   ルド配線を削除することを特徴とする半導体集積回路の
   自動レイアウト方法。
3. 【請求項３】 前記第１のシールド配線と前記通常配線
   のうちで構造的に前記第１のシールド配線と同層の前記
   通常配線との距離を算出するときに、前記第１のシール
   ド配線及び前記対象配線の信号を伝達する信号配線の図
   形処理システム上規定するレベルは、露光用マスクを作
   成するときのレベルとはそれぞれ異なることを特徴とす
   る請求項１記載の半導体集積回路の自動レイアウト方
   法。
4. 【請求項４】 前記第１又は第２のシールド配線のうち
   削除されないで残った前記第１又は第２のシールド配線
   と一定電位である定電位源とを接続するための配線を設
   けることを特徴とする請求項２又は請求項３記載の半導
   体集積回路の自動レイアウト方法。
5. 【請求項５】 前記定電位源は、半導体基板のバイアス
   用コンタクト又はウェルのバイアス用コンタクトである
   ことを特徴とする請求項４記載の半導体集積回路の自動
   レイアウト方法。