JPH11168177A - 半導体集積回路、その素子配置方法およびその製造方法 - Google Patents
半導体集積回路、その素子配置方法およびその製造方法Info
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Abstract
トランジスタのオン・オフ動作によって電源幹線に生じ
る電位の“ゆれ”を抑えるために設けられるオンチップ
キャパシタの効果と回路の集積度を向上させることを目
的とする。 【解決手段】 本発明は、LSIチップ内部の配線12
または13の下で且つこの配線の下方に位置する配線1
0および11の隣接する2つの配線間の領域14にオン
チップキャパシタ18を配置する。または、領域14
と、配線12および13の隣接する2つの配線間の領域
で且つ配線10および11の隣接する2つの配線間の領
域でファンクションブロック17よりも領域が小さいた
めにファンクションブロックを配置できない領域とを合
わせた領域にオンチップキャパシタ18を配置する。
Description
その素子配置方法およびその製造方法に関する。
ては、LSI内部のトランジスタのオン・オフ動作によ
って電源幹線に電位の“ゆれ”が生じてしまい、遅延や
ノイズが発生するという問題点があった。そこで、この
電位のゆれを抑えるために、LSIのパッケージ上にコ
ンデンサを設けたり、または、LSI内部にPN接合容
量やゲート容量を利用したオンチップキャパシタと呼ぶ
コンデンサなどを設けるといった措置を講じていた。
するためにアルミ配線を使用するため、従来は配線の邪
魔にならないチップの周辺部分などに配置していた。例
えば図8を参照すると、従来のLSIでは、オンチップ
キャパシタは、配線の邪魔になったりファンクションブ
ロックの配置の制限になったりすることを避けるため、
ゆれを発生しているトランジスタの近傍ではなく、内部
領域41のファンクションブロックの配置されない未使
用領域43、内部領域と入出力(I/O)領域との境界
領域44、I/Oバッファが配置されていないI/O領
域の未使用領域45といった箇所に配置されていた。
は、電源のゆれを抑えるためのオンチップキャパシタが
実際にゆれを発生させているトランジスタから遠くに配
置されているため、その効果が低いという問題がある。
量、すなわち、大きなオンチップキャパシタが必要とな
り、結果としてチップが大きくなってしまうという問題
がある。
タを配置しようとすると、配線の邪魔になったり、ファ
ンクションブロック配置の制約になったりするためにフ
ァンクションブロック間の配線長が増加し、チップの性
能を落としてしまうという問題点がある。
人手で発見し人手でオンチップキャパシタを配置する必
要があったため、設計が容易ではないという問題点があ
る。
交差箇所付近は、これら配線の存在によりファンクショ
ンブロック等の配線接続が困難となるため、使用されず
にいた。
となく、オンチップキャパシタを搭載した半導体集積回
路およびその製造方法を提供することにある。
ル方式における半導体集積回路は、複数の配線からなる
第1の配線群と、この第1の配線群の下方に位置し、前
記第1の配線群と相互に交差する複数の配線からなる第
2の配線群と、前記第1の配線群の所定の配線の下方で
あって前記第2の配線群の隣接する2つの配線間に位置
する第1の領域に設けられたオンチップキャパシタとか
ら構成する。
る半導体集積回路は、複数の配線からなる第1の配線群
と、この第1の配線群の下方に位置し、前記第1の配線
群と相互に交差する複数の配線からなる第2の配線群
と、前記第1の配線群の所定の配線の下方であって前記
第2の配線群の隣接する2つの配線間に位置するの第1
の領域と、前記第1の配線群の隣接する2つの配線間に
位置する領域の下方に位置するとともに前記第2の配線
群の隣接する2つの配線間に位置する領域であって、フ
ァンクションブロックよりも小さい第2の領域と、前記
第1の領域および前記第2を合わせた第3の領域に設け
られたオンチップキャパシタとから構成する。
記第2の配線群は、電源配線および接地配線が対となる
複数の配線対からなる。
は、前記第1の領域を配置禁止と設定して、その他の領
域にファンクションブロックを配置をする第1の配置ス
テップと、前記第1の配置の終了後に前記配置禁止とし
た前記第1の領域の配置禁止を解除するステップと、前
記配置禁止を解除した前記第1の領域および前記第1の
配置により使用されなかった領域にオンチップキャパシ
タを配置する第2の配置ステップとを含む。
法は、前記第3の領域を配置禁止と設定して、その他の
領域にファンクションブロックを配置をする第1の配置
ステップと、前記第1の配置の終了後に前記第3の領域
の配置禁止を解除するステップと、前記配置禁止を解除
した前記第3の領域ならびに前記第1の配置により使用
されなかった領域にオンチップキャパシタを配置する第
2の配置ステップとを含む。
配置方法は、前記第1の領域をオンチップキャパシタを
配置する領域とし、その他の領域をファンクションブロ
ックを配置する領域として区分けするステップと、前記
ファンクションブロックを配置する領域にファンクショ
ンブロックを配置をする第1の配置ステップと、前記オ
ンチップキャパシタを配置する領域にオンチップキャパ
シタを配置する第2の配置ステップとを含む。
法は、前記第3の領域をオンチップキャパシタを配置す
る領域とし、その他の領域をファンクションブロックを
配置する領域に区分けするステップと、前記ファンクシ
ョンブロックを配置する領域に対し、ファンクションブ
ロックを配置する配置ステップと、前記オンチップキャ
パシタを配置する領域にオンチップキャパシタを配置す
る第2の配置ステップとを含む。
板または絶縁層上にオンチップキャパシタおよびファン
クションブロックを形成する第1の工程と、前記第1の
工程で形成された前記基板または絶縁層上に金属膜を形
成しマスク処理を行った後、露光およびエッチングを行
うことで電源および接地配線からなる第1の配線層を形
成する第2の工程と、前工程で形成された前記基板また
は絶縁層上に酸化膜を塗布し、露光および現像を行って
絶縁層を形成する第3の工程と、前記絶縁層の所定の位
置にヴィアホールを形成し、このヴィアホールにメッキ
処理を行ってスルーホールを形成する第4の工程と、
前記第3の工程で形成された前記絶縁層上にファンクシ
ョンブロックを形成する第5の工程と、前記第3の工程
で形成された前記絶縁層上に金属膜を形成しマスク処理
を行った後、露光およびエッチングを行うことで、前記
絶縁層の下に形成されている前記オンチップキャパシタ
の上方位置に配線される電源および接地配線を含む第2
の配線層を形成する第6の工程とを含む。
は、前記第6の工程終了後、前記第3の工程、前記第4
の工程および前記第1の工程ないし前記第6の工程の順
に各工程を所定回数繰り返す。
式における半導体集積回路の実施の形態について図面を
参照して詳細に説明する。一般に、従来の配線層を有す
るLSIの隣接する2つの配線層の信号線は互いに直交
する方向に主軸を持つため、一方の配線層の配線が水平
方向に走るならそれに隣接する他方の配線層の配線は垂
直方向に走るといった構成になっている。図1を参照す
ると、本発明の第1の実施の形態は、水平方向電源配線
10および水平方向接地配線11からなる第1層配線
と、垂直方向電源配線12および垂直方向接地配線13
からなる第2層配線とを備えている。水平方向電源配線
10および垂直方向電源配線12、水平方向接地配線1
1および垂直方向接地配線13はそれぞれスルーホール
16によって接続される。ファンクションブロック17
は各配線に囲まれた領域に配置される。図1のa−b線
断面が図2に示される。
板22上において、垂直方向配線12または13の直下
の領域であって水平方向配線10と11との間の領域1
4は、電源および接地配線が邪魔になるためにファンク
ションブロック等の設置場所としては活用されていなか
った。このため、内部領域には未使用領域15にのみオ
ンチップキャパシタ18が配置されていた。
かった領域14を活用し、ファンクションブロックとオ
ンチップキャパシタの取り扱いを分けることによってこ
の領域14にオンチップキャパシタ18を配置するもの
である。配置を行う方法としてはCAD(Computer Aid
ed Design)システムを利用した以下の2通りの方法が
ある。いずれの方法においても、LSIの内部領域は図
3に示すようにサイトという小領域に論理的に区分けさ
れているとする。図3および図4は第1の方法を説明す
るための図である。第1の方法においては、CADシス
テムの配置プログラムが垂直方向電源配線12または垂
直方向接地配線13の下の領域14のサイト群30をフ
ァンクションブロック配置時に配置禁止と定義する(図
4のステップS11)。そして、配置禁止と定義されて
いない配置可能サイトに対して配置プログラムによって
ファンクションブロック17を配置する(ステップS1
2)。配置プログラムは各ファンクションブロックの設
置条件や接続条件等に基づき、各ファンクションブロッ
ク17をサイトに順次配置してゆき、サイトを埋めてゆ
く。そして、全ファンクションブロックの配置終了後に
サイト群30の配置禁止状態を解除する(ステップS1
3)。次に、配置プログラムによりオンチップキャパシ
タ18の配置を行う(ステップS14)。これにより配
置禁止状態となっていたサイト群30すなわち領域14
およびチップ上の未使用領域15にオンチップキャパシ
タ18が配置される。
である。第2の配置方法では、垂直方向電源配線12ま
たは垂直方向接地配線13の下の領域14と、それ以外
の箇所とでサイト種類を分けることによって配置できる
ブロック種類をあらかじめ変えておく。図5の例ではフ
ァンクションブロック17が配置可能なサイト群をファ
ンクションブロック(FB)用サイト、オンチップキャ
パシタ18用のサイト群30をオンチップキャパシタ用
サイトとしてLSI内部を定義しておく(図6のステッ
プS21)。そして、配置プログラムによりファンクシ
ョンブロック17をFB用サイトに配置する(ステップ
S22)。全てのファンクションブロックの配置が終了
した後に、配置プログラムにより今度はオンチップキャ
パシタ18をオンチップキャパシタ用サイト全体に配置
する(ステップS23)。
よれば、オンチップキャパシタ18を垂直方向電源配線
12または垂直方向接地配線13の下の領域14および
未使用領域15に容易に配置することができる。
説明する。
形態は、垂直方向電源配線12および垂直方向接地配線
13間の領域20が狭いためにこの領域20にはファン
クションブロック17が配置できない場合である。この
ような場合、垂直電源配線12および垂直方向接地配線
13間の領域20にはファンクションブロック17が配
置されないため、オンチップキャパシタ18を配置する
領域として活用する。すなわち、第1の実施の形態にお
ける領域14に領域20を加え領域21をオンチップキ
ャパシタ配置領域とする。そして、ファンクションブロ
ック17およびオンチップキャパシタ18の配置を行
う。配置は上述した第1の実施の形態の場合と同様にし
て行うことができるのでその説明は省略する。
よれば、領域14に領域20を加えた領域21をオンチ
ップキャパシタの配置領域として扱うことで、より大き
な配置領域を確保することができる。
電源配線12および垂直方向接地配線13の下を配置場
所としたが、これを水平方向電源配線10および水平方
向接地配線11の下として構成することも当然可能であ
り、また、その両方を設置場所とすることも可能であ
る。
ついて図9を参照して説明する。まず、図9(a)に示
されるような基板22上に電源および接地からなる配線
層、ファンクションブロックおよびオンチップキャパシ
タ等を以下の工程順で形成する。
上にオンチップキャパシタ18およびファンクションブ
ロックを形成し、使用されない領域には非伝導体25
(フィルセルという)を形成して未使用領域を埋める
(工程1)。次に、図9(b)に示すように、工程1で
形成された基板上にアルミなどの金属膜を形成し、所望
のパターンのマスクを用いて該金属膜を露光後、エッチ
ングすることにより水平方向電源配線および接地配線か
らなる第1の配線層23を形成する(工程2)。さら
に、図9(c)に示すように、工程2で形成された基板
上に酸化膜を塗布し、露光および現像を行って絶縁層1
9を形成する(工程3)。次に、図9(d)に示すよう
に、絶縁層19の所定の位置にヴィアホールを形成し、
このヴィアホールにメッキ処理を行ってスルーホール1
6を形成する(工程4)。
で形成された絶縁層19上にファンクションブロック1
7を形成し、使用されない領域にはフィルセル25を形
成して未使用領域を埋める(工程5)。
形成された絶縁層19上にアルミなどの金属膜を形成
し、所望のパターンのマスクを用いて該金属膜を露光
後、およびエッチングすることにより、前記絶縁層の下
に形成されているオンチップキャパシタ18の上方位置
に配線される垂直方向電源配線および接地配線を含む第
2の配線層24を形成する(工程6)。
工程6の順で工程を所定回数繰り返す。
ば、オンチップキャパシタ18を垂直電源配線12およ
び垂直方向接地配線13の下の領域14もしくは垂直電
源配線12および垂直方向接地配線13の下およびその
間の領域からなる領域21に配置することによって、ト
ランジスタのオン・オフ動作によって電源幹線に発生す
る電位の“ゆれ”を小容量のオンチップキャパシタで抑
えることができる。また、回路の内部領域41にオンチ
ップキャパシタ18を配置することで回路の集積度の向
上も図ることができる。
プキャパシタで電源のゆれを抑えることができるという
効果がある。また、回路内部にオンチップキャパシタを
配置することで回路の集積度を向上させ、さらに、配置
プログラムによるオンチップキャパシタの配置が可能と
なって未使用領域を探したり専用の領域を設けたりする
必要がなくなり設計効率も向上するという効果も本発明
にはある。
る。
置方法を説明するための図である。
置方法を説明するための図である。
る。
図である。
部領域 42 I/Oバッファを配置する領域 43 チップ内部領域の未使用領域 44 境界領域 45 I/O領域の未使用領域
Claims (9)
- 【請求項1】 複数の配線からなる第1の配線群と、 この第1の配線群の下方に位置し、前記第1の配線群と
相互に交差する複数の配線からなる第2の配線群と、 前記第1の配線群の所定の配線の下方であって前記第2
の配線群の隣接する2つの配線間に位置する第1の領域
に設けられたオンチップキャパシタとから構成したこと
を特徴とする半導体集積回路。 - 【請求項2】 複数の配線からなる第1の配線群と、 この第1の配線群の下方に位置し、前記第1の配線群と
相互に交差する複数の配線からなる第2の配線群と、 前記第1の配線群の所定の配線の下方であって前記第2
の配線群の隣接する2つの配線間に位置するの第1の領
域と、 前記第1の配線群の隣接する2つの配線間に位置する領
域の下方に位置するとともに前記第2の配線群の隣接す
る2つの配線間に位置する領域であって、ファンクショ
ンブロックよりも小さい第2の領域と、 前記第1の領域および前記第2を合わせた第3の領域に
設けられたオンチップキャパシタとから構成したことを
特徴とする半導体集積回路。 - 【請求項3】 前記第1の配線群および前記第2の配線
群は、電源配線および接地配線が対となる複数の配線対
からなることを特徴とする請求項1または2記載の半導
体集積回路。 - 【請求項4】 請求項1記載の半導体集積回路の素子配
置方法であって、 前記第1の領域を配置禁止と設定して、その他の領域に
ファンクションブロックを配置をする第1の配置ステッ
プと、 前記第1の配置の終了後に前記配置禁止とした前記第1
の領域の配置禁止を解除するステップと、 前記配置禁止を解除した前記第1の領域および前記第1
の配置により使用されなかった領域にオンチップキャパ
シタを配置する第2の配置ステップとを含むことを特徴
とする半導体集積回路の素子配置方法。 - 【請求項5】 請求項2記載の半導体集積回路の素子配
置方法であって、 前記第3の領域を配置禁止と設定して、その他の領域に
ファンクションブロックを配置をする第1の配置ステッ
プと、 前記第1の配置の終了後に前記第3の領域の配置禁止を
解除するステップと、 前記配置禁止を解除した前記第3の領域ならびに前記第
1の配置により使用されなかった領域にオンチップキャ
パシタを配置する第2の配置ステップとを含むことを特
徴とする半導体集積回路の素子配置方法。 - 【請求項6】 請求項1記載の半導体集積回路の素子配
置方法であって、 前記第1の領域をオンチップキャパシタを配置する領域
とし、その他の領域をファンクションブロックを配置す
る領域として区分けするステップと、 前記ファンクションブロックを配置する領域にファンク
ションブロックを配置をする第1の配置ステップと、 前記オンチップキャパシタを配置する領域にオンチップ
キャパシタを配置する第2の配置ステップとを含むこと
を特徴とする半導体集積回路の素子配置方法。 - 【請求項7】 請求項2記載の半導体集積回路の素子配
置方法であって、 前記第3の領域をオンチップキャパシタを配置する領域
とし、その他の領域をファンクションブロックを配置す
る領域に区分けするステップと、 前記ファンクションブロックを配置する領域に対し、フ
ァンクションブロックを配置する配置ステップと、 前記オンチップキャパシタを配置する領域にオンチップ
キャパシタを配置する第2の配置ステップとを含むこと
を特徴とする半導体集積回路の素子配置方法。 - 【請求項8】 基板または絶縁層上にオンチップキャパ
シタおよびファンクションブロックを形成する第1の工
程と、 前記第1の工程で形成された前記基板または絶縁層上に
金属膜を形成しマスク処理を行った後、露光およびエッ
チングを行うことで電源および接地配線からなる第1の
配線層を形成する第2の工程と、 前工程で形成された前記基板または絶縁層上に酸化膜を
塗布し、露光および現像を行って絶縁層を形成する第3
の工程と、 前記絶縁層の所定の位置にヴィアホールを形成し、この
ヴィアホールにメッキ処理を行ってスルーホールを形成
する第4の工程と、 前記第3の工程で形成された前記絶縁層上にファンクシ
ョンブロックを形成する第5の工程と、前記第3の工程
で形成された前記絶縁層上に金属膜を形成しマスク処理
を行った後、露光およびエッチングを行うことで、前記
絶縁層の下に形成されている前記オンチップキャパシタ
の上方位置に配線される電源および接地配線を含む第2
の配線層を形成する第6の工程とを含むことを特徴とす
る半導体集積回路の製造方法。 - 【請求項9】 前記第6の工程終了後、前記第3の工
程、前記第4の工程および前記第1の工程ないし前記第
6の工程の順に各工程を所定回数繰り返すことを特徴と
する請求項8記載の半導体集積回路の製造方法。
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