JPH10270560A - 半導体設計装置および半導体設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 基盤コンタクトの適正な配置を図る。 【解決手段】 マスクレイアウト図において、空領域を
抽出する空領域抽出手段２と、抽出された空領域を矩型
領域に分割する領域矩型分割手段３と、分割された各矩
型領域が予め設定された面積条件を満たしているか否か
を判定する面積条件判定手段５と、面積条件を満たして
いると判定された矩型領域がＶｄｄまたはＶｓｓに直接
配線可能か否かを判定する配線経路判定手段６と、直接
配線可能と判定された矩型領域それぞれに配置可能なコ
ンタクト数を演算してそれぞれ配置するコンタクト配置
手段７と、配置され各コンタクトとＶｄｄまたはＶｓｓ
との間を配線で接続する配線接続手段８とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＬＳＩのマスク
レイアウト図設計時に、固路構成上使われていない空領
域を抽出するとともに、この空領域にコンタクトを配置
してウェルの電位の固定を図ることにより、ラッチアッ
プの防止を可能にする半導体設計装置および半導体設計
方法に関するものである。

【０００２】

【従来の技術】ＬＳＩ回路設計時、特にマスクレイアウ
ト図設計時に注意しなくてはならないことの一つとして
ラッチアップ（latch up）がある。そして、このラッチ
アップを防ぐ対策としては半導体基盤上のウェルの電位
を固定しておくという方法が有効である。そのため、チ
ップ面積への影響が少なく、設計基準違反をしない領域
にウェルの電位を固定するためのコンタクト（基盤コン
タクト）を配置するという対策を施している。

【０００３】図３はこの種の従来のシンボリックレイア
ウトエデイタ、コンパクタを用いたマスクレイアウト図
設計の手順を示すフロー図、図４は図３におけるマスク
レイアウト図のコンパクション結果の一例を模式的に示
す図である。

【０００４】次に、図３に基づいてマスクレイアウト図
設計の手順を説明する。まず、トランジスタ等の各デバ
イス１ａないし１ｆを大まかな位置関係を考慮しながら
配置する（ステップＳ₁）。次に、配置された各デバイ
ス１ａないし１ｆ間を配線で接続する（ステップ
Ｓ₂）。そして、配線が完了するとコンパクタによるコ
ンパクションを実行する（ステップＳ₃）。このコンパ
クションによって両ステップＳ₁、Ｓ₂で入力されたパタ
ーン図は、予め設定されている設計基準を満たしつつ、
全体のセルサイズが小さくなるように、各デバイス１ａ
ないし１ｆおよび配線が移動し、図４に模式して示すよ
うに表される。

【０００５】設計者はこのコンパクション結果を見て、
基盤コンタクトを配置出来そうな領域がないか否かを検
討し（ステップＳ₄）、領域がある場合は、その領域に
基盤コンタクトを配置する（ステップＳ₅）。そして最
後に、基盤コンタクトを配置したことで設計基準違反が
起きていないか否かを検証し（ステップＳ₆）、検証結
果に問題がなければパターン図の入力が終了しレイアウ
ト図の設計は完了する。

【０００６】

【発明が解決しようとする課題】従来のレイアウト図は
以上のような方法で設計されており、基盤コンタクトを
配置できる領域の抽出を設計者自身によって行っている
ため、実際は配置できる領域が有るにもかかわらず見落
としてしまう可能性があり、また、基盤コンタクトの配
置も設計者の手によって行っているため、時間を要する
とともに誤って基盤コンタクトの配置をしてしまった場
合、設計基準違反を起こしてしまう等、十分なラッチア
ップ対策が採れないという問題点があった。

【０００７】この発明は上記のような問題点を解消する
ためになされたもので、基盤コンタクトの適正な配置を
図り、十分なラッチアップ対策が採れる半導体設計装置
および半導体設計方法を提供することを目的とするもの
である。

【０００８】

【課題を解決するための手段】この発明の請求項１に係
る半導体設計装置は、マスクレイアウト図において、回
路の構成上使われていない空領域を抽出する空領域抽出
手段と、空領域抽出手段によって抽出された空領域を矩
型領域に分割する領域矩型分割手段と、領域矩型分割手
段によって分割された各矩型領域が予め設定された面積
条件を満たしているか否かを判定する面積条件判定手段
と、面積条件判定手段によって面積条件を満たしている
と判定された矩型領域がＶｄｄまたはＶｓｓに直接配線
可能か否かを判定する配線経路判定手段と、配線経路判
定手段で直接配線可能と判定された矩型領域それぞれに
配置可能なコンタクト数を演算してそれぞれ配置するコ
ンタクト配置手段と、コンタクト配置手段によって配置
され各コンタクトとＶｄｄまたはＶｓｓとの間を配線で
接続する配線接続手段とを備えたものである。

【０００９】また、この発明の請求項２に係る半導体設
計方法は、マスクレイアウト図において、回路の構成上
使われていない空領域を抽出する工程と、抽出された空
領域を矩型領域に分割する工程と、分割された各矩型領
域が予め設定された面積条件を満たしているか否かを判
定する工程と、面積条件を満たしていると判定された各
矩型領域がＶｄｄまたはＶｓｓに直接配線可能か否かを
判定する工程と、直接配線可能と判定された各矩型領域
それぞれに配置可能なコンタクト数を演算してそれぞれ
配置する工程とを包含したものである。

【００１０】

【発明の実施の形態】

実施の形態１．図１はこの発明の実施の形態１における
半導体設計装置の設計の手順を示すフロー図、図２は図
１におけるマスクレイアウト図のコンパクション結果の
一例を模式的に示す図である。

【００１１】次に、マスクレイアウト図設計の手順を図
１に基づいて説明する。まず、トランジスタ等の各デバ
イス１ａないし１ｆを大まかな位置関係を考慮しながら
配置する（ステップＳ₁₁）。次いで、配置された各デバ
イス１ａないし１ｆ間を配線で接続する（ステップ
Ｓ₁₂）。そして、配線が完了するとコンパクタによるコ
ンパクションを実行する（ステップＳ₁₃）。このコンパ
クションによって両ステップＳ₁₁、Ｓ₁₂で入力されたパ
ターン図は、予め設定されている設計基準を満たしつ
つ、全体のセルサイズが小さくなるように、各デバイス
１ａないし１ｆおよび配線が移動し、従来におけると同
様、図４に模式して示すように表される。

【００１２】次に、半導体設計装置１０では、まず、空
領域抽出手段２により図４に示すレイアウト図から、各
デバイス１ａないし１ｆや配線等の存在しない空領域４
ａないし４ｊを抽出し（ステップＳ₁₄）、次いで、領域
矩型分割手段３によりステップＳ₁₄で抽出された各空領
域４ａないし４ｊをそれぞれ矩型領域に分割する（ステ
ップＳ₁₅）。ここで各矩型領域に分割しておくのは後の
処理を行いやすいようにするためである。

【００１３】次いで、ステップＳ₁₅で分割された矩型領
域の内の１つについて、面積条件判定手段５により面積
条件を満たしているか否かについて判定する（ステップ
Ｓ_１６）。ここでいう面積条件とは、例えば基盤コンタ
クトを２つ以上置けるだけの面積があるとか、３×３以
上の配列で最低９つの基盤コンタクトを置ける面積があ
る等というものである。そして、ステップＳ_１６で面積
条件を満たしていると判定された場合、配線経路判定手
段６によりさらにもう一つの条件、すなわちＶｄｄまた
はＶｓｓに直接配線可能か否かを判定する（ステップＳ
₁₇）。

【００１４】元来、基盤コンタクトはウェルの電位をＶ
ｄｄまたはＶｓｓに固定するために配置されるものなの
で、金属配線で直接ＶｄｄまたはＶｓｓに接続可能でな
ければならない（Ｎウェルの場合はＶｄｄに、Ｐウェル
の場合はＶｓｓに）。例えば図４の矩型領域４ｃは金属
配線で直接Ｖｄｄに接続できるが、矩型領域４ａ、４ｂ
等の場合はＶｄｄとの間に配線が通っているため、直接
Ｖｄｄには接続できない。

【００１５】次いで、ステップＳ₁₇でＶｄｄまたはＶｓ
ｓに直接配線可能であることが判定されると、コンタク
ト配線手段７により例えば矩型領域４ｃの縦横の長さと
基盤コンタクト１つの大きさから、配置可能な基盤コン
タクトの数を演算し、領域内の設計基準を満たす位置に
配置する（ステップＳ₁₇）。そして、矩型領域４ｃ内の
基盤コンタクトとＶｄｄとを配線接続手段８により金属
配線で接続する（ステップＳ₁₉）。以下、同様にして各
矩型領域４ａないし４ｆに対して、ステップＳ₁₆ないし
Ｓ₁₉の操作を行い、全領域が終了したことを確認して
（ステップＳ₂₀）設計は完了する。

【００１６】このように上記実施の形態１によれば、回
路の構成上使われていない空領域を抽出し、抽出された
空領域をそれぞれ矩型領域に分割するとともに、それぞ
れの矩型領域が面積条件およびＶｄｄまたはＶｓｓと直
接配線可能であることを満たしているか否かを判定し、
満たされた矩型領域に配置可能なだけの個数の基盤コン
タクトを配置して、ＶｄｄまたはＶｓｓと直接配線する
ようにしているので、基盤コンタクトの適正な配置が可
能となり十分なラッチアップ対策を採ることができる。

【００１７】尚、上記の説明では、コンパクション結果
であるレイアウト図に対して処理を行うようにしている
が、コンパクタを用いないマスクレイアウト図作成にお
いても適用できることは言うまでもなく、これに限定さ
れるものではない。

【００１８】

【発明の効果】以上のように、この発明の請求項１によ
れば、マスクレイアウト図において、回路の構成上使わ
れていない空領域を抽出する空領域抽出手段と、空領域
抽出手段によって抽出された空領域を矩型領域に分割す
る領域矩型分割手段と、領域矩型分割手段によって分割
された各矩型領域が予め設定された面積条件を満たして
いるか否かを判定する面積条件判定手段と、上記面積条
件判定手段によって面積条件を満たしていると判定され
た矩型領域がＶｄｄまたはＶｓｓに直接配線可能か否か
を判定する配線経路判定手段と、上記配線経路判定手段
で直接配線可能と判定された矩型領域それぞれに配置可
能なコンタクト数を演算してそれぞれ配置するコンタク
ト配置手段と、上記コンタクト配置手段によって配置さ
れ各コンタクトとＶｄｄまたはＶｓｓとの間を配線で接
続する配線接続手段とを備えたので、基盤コンタクトの
適正な配置を図り、十分なラッチアップ対策を採ること
が可能な半導体設計装置を提供することができる。

【００１９】また、この発明の請求項２によれば、マス
クレイアウト図において、回路の構成上使われていない
空領域を抽出する工程と、抽出された空領域を矩型領域
に分割する工程と、分割された各矩型領域が予め設定さ
れた面積条件を満たしているか否かを判定する工程と、
面積条件を満たしていると判定された各矩型領域がＶｄ
ｄまたはＶｓｓに直接配線可能か否かを判定する工程
と、直接配線可能と判定された各矩型領域それぞれに配
置可能なコンタクト数を演算してそれぞれ配置する工程
とを包含したので、基盤コンタクトの適正な配置を図
り、十分なラッチアップ対策を採ることが可能な半導体
設計方法を提供することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１における半導体設計
装置の設計の手順を示すフロー図である。

【図２】 図１におけるマスクレイアウト図のコンパク
ション結果の一例を模式的に示す図である。

【図３】 従来のシンボリックレイアウトエデイタ、コ
ンパクタを用いたマスクレイアウト図設計の手順を示す
フロー図である。

【図４】 図３におけるマスクレイアウト図のコンパク
ション結果の一例を模式的に示す図である。

【符号の説明】

１ａないし１ｆ デバイス、２ 空領域抽出手段、３
領域矩型分割手段、４ａないし４ｊ 空領域、５ 面積
条件判定手段、６ 配線経路判定手段、７ コンタクト
配置手段、８ 配線接続手段、Ｓ₁₁ないしＳ₂₀ ステッ
プ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 マスクレイアウト図において、回路の構
   成上使われていない空領域を抽出する空領域抽出手段
   と、上記空領域抽出手段によって抽出された空領域を矩
   型領域に分割する領域矩型分割手段と、上記領域矩型分
   割手段によって分割された各矩型領域が予め設定された
   面積条件を満たしているか否かを判定する面積条件判定
   手段と、上記面積条件判定手段によって面積条件を満た
   していると判定された矩型領域がＶｄｄまたはＶｓｓに
   直接配線可能か否かを判定する配線経路判定手段と、上
   記配線経路判定手段で直接配線可能と判定された矩型領
   域それぞれに配置可能なコンタクト数を演算してそれぞ
   れ配置するコンタクト配置手段と、上記コンタクト配置
   手段によって配置され各コンタクトとＶｄｄまたはＶｓ
   ｓとの間を配線で接続する配線接続手段とを備えたこと
   を特徴とする半導体設計装置。
2. 【請求項２】 マスクレイアウト図において、回路の構
   成上使われていない空領域を抽出する工程と、抽出され
   た上記空領域を矩型領域に分割する工程と、分割された
   上記各矩型領域が予め設定された面積条件を満たしてい
   るか否かを判定する工程と、上記面積条件を満たしてい
   ると判定された上記各矩型領域がＶｄｄまたはＶｓｓに
   直接配線可能か否かを判定する工程と、直接配線可能と
   判定された上記各矩型領域それぞれに配置可能なコンタ
   クト数を演算してそれぞれ配置する工程とを包含したこ
   とを特徴とする半導体設計方法。