JP2007311410A - 半導体集積回路装置及びその設計方法 - Google Patents

Abstract

【課題】製造歩留まりを向上出来る半導体集積回路装置とその設計方法を提供すること。
【解決手段】第１設計ルールによる最小配線間隔Ｄ１により平行に配置され、第１方向に延びる複数の第１配線層２、３と、前記第１配線層２、３に接する第１コンタクトプラグ５、６と、前記第１配線層２、３と同一レベルにおいて前記第１配線層２、３のいずれかに平行且つ隣接する第２配線層４と、前記第２配線層４に接する第２コンタクトプラグ７とを具備し、前記第１コンタクトプラグ５、６と前記第２コンタクトプラグ７とは、前記第１配線層２、３及び前記第２配線層４が設けられた平面内における前記第１方向に垂直な第２方向においてオーバーラップし、前記第１配線層２、３と前記第２配線層４との間隔Ｄ２は、前記最小配線間隔Ｄ１より大きく、且つ前記第１設計ルールより一世代前の第２設計ルールによる最小配線間隔未満である。
【選択図】 図１

Description

この発明は半導体集積回路装置及びその設計方法に関し、例えばＬＳＩの金属配線のレイアウト方法に関するものである。

近年、半導体装置の製造プロセスにおける微細加工技術の進展にはめざましいものがある。半導体集積回路においては、非常に多数の配線及びコンタクトプラグが密集して配置される。半導体集積回路の設計は、設計ツールを用いて行われるのが通常である。この際、従来の手法であると、配線及びコンタクトプラグは、その世代における設計ルールにより可能な最小の配線間隔で配置される（例えば特許文献１参照）。

しかしながら微細化が進むにつれて、隣接するコンタクトプラグがショートして、半導体集積回路の製造歩留まりが低下する、という問題があった。
特開２００３−３０３８８５号公報

この発明は、製造歩留まりを向上出来る半導体集積回路装置及びその設計方法を提供する。

この発明の一態様に係る半導体集積回路装置は、第１設計ルールによる最小配線間隔により平行に配置され、第１方向に延びる複数の第１配線層と、それぞれが、前記第１配線層の各々に接するようにして設けられた複数の第１コンタクトプラグと、前記第１配線層のいずれかに平行且つ隣接して前記第１配線層と同一レベルに設けられ、前記第１方向に延びる第２配線層と、前記第２配線層に接するようにして設けられた第２コンタクトプラグとを具備し、前記第１コンタクトプラグと前記第２コンタクトプラグとは、前記第１配線層及び前記第２配線層が設けられた平面内における前記第１方向に垂直な第２方向において、少なくとも隣接するもの同士の互いの一部がオーバーラップしており、隣接する前記第１配線層と前記第２配線層との間隔は、前記第１設計ルールによる最小配線間隔より大きく、且つ前記第１設計ルールより一世代前の第２設計ルールによる最小配線間隔未満である。

またこの発明の一態様に係る半導体集積回路装置の設計方法は、回路記述言語により記述された、半導体集積回路装置に関する第１設計データを論理合成して、論理回路レベルの第２設計データを得るステップと、前記第２設計データについてレイアウト設計を行い、前記第２設計データについての第１配線レイアウトデータを得るステップと、前記第１配線レイアウトデータについて、第１設計ルールにおいて可能な最小配線間隔により２本の配線層と隣接する配線層が有るか否かを判定するステップと、前記判定するステップにおいて有ると判定された場合、該配線層に設けられたコンタクトプラグと、前記隣接する２本の配線層に設けられたコンタクトプラグとが平行であるか否かを判定するステップと、前記平行であると判定された場合、該配線層と、前記隣接する２本の配線層のうちのいずれかとの間隔を、前記第１設計ルールにおける最小配線間隔より大きく、且つ前記第１設計ルールより一世代前の第２設計ルールによる最小配線間隔未満に拡大して、第２配線レイアウトデータを得るステップとを具備し、前記第２配線レイアウトデータを用いて前記半導体集積回路装置の製造マスクが形成される。

この発明によれば、製造歩留まりを向上出来る半導体集積回路装置及びその設計方法を提供できる。

以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
［第１の実施形態］
この発明の第１の実施形態に係る半導体集積回路装置について図１を用いて説明する。図１は、本実施形態に係るＬＳＩにおける多層金属配線層の一部領域の平面図であり、特に第２層目の金属配線層の配線パターンを示している。

図示するようにＬＳＩ１は、長手方向が第１方向に沿った少なくとも３本の金属配線層２〜４を備えている。金属配線層２〜４は、第１方向に直交する第２方向に沿って、互いに平行に配置されている。金属配線層２〜４の各々は、コンタクトプラグ５〜７によって図示せぬ下層の金属配線層に接続される。また、金属配線層２〜４の線幅Ｗ１は互いに等しく、線幅Ｗ１は、ある世代（設計ルール）において可能な最小の線幅で形成される。例えば６５ｎｍ世代の場合、第２層目の金属配線層の線幅Ｗ１は１００ｎｍである。

金属配線層２と金属配線層３との間隔Ｄ１は、金属配線層３と金属配線層４との間隔Ｄ２よりも小さい。間隔Ｄ１は、ある世代において可能な最小の配線間隔で形成される。６５ｎｍ世代の場合、間隔Ｄ１は例えば１００ｎｍである。金属配線層３と金属配線層４との間隔Ｄ２は、間隔Ｄ１よりも例えば２０％大きい１２０ｎｍである。

次に、図１に示すＬＳＩの断面構成について図２を用いて説明する。図２は、図１におけるＸ１−Ｘ１’線に沿った断面図である。図示するように、半導体基板１０上には層間絶縁膜１１が形成される。半導体基板１０上には図示せぬ半導体素子が形成され、層間絶縁膜１１はこれらの半導体素子を被覆している。層間絶縁膜１１上には、前記半導体素子に電気的に接続された金属配線層（第１層目の金属配線層）１２〜１４が形成されている。更に層間絶縁膜１１上には、金属配線層１２〜１４を被覆するようにして層間絶縁膜１５が形成されている。層間絶縁膜１５上には、図１を用いて説明した第２層目の金属配線層２〜４が形成されている。そして、金属配線層２〜４は、層間絶縁膜１５中に形成されたコンタクトプラグ５〜７によって、それぞれ金属配線層１２〜１４に接続されている。

なお３つのコンタクトプラグ５〜７は、図１に示すように互いに平行、換言すれば、金属配線層２〜４の長手方向に直交する方向（第２方向）に沿って一直線上に並んでいる。この「平行に並んでいる」の定義について図３を用いて説明する。図３は図１の拡大図であり、特にコンタクトプラグ５〜７のみを示している。

図中におけるコンタクトプラグ５とコンタクトプラグ６のように、第２方向に沿った位置が完全に一致している場合だけでなく、コンタクトプラグ６とコンタクトプラグ７のように、第２方向に沿った位置がずれていても良い。この場合、許容されるずれ幅は、第２方向に沿って互いの一部がオーバーラップする程度、すなわちＤ３＞０となる量である。

上記のように、この発明の第１の実施形態に係る半導体装置であると、半導体装置の製造歩留まりを向上出来る。本効果について、以下詳細に説明する。
従来、金属配線層の線幅及び配線間隔は、適用される設計ルールにおいて可能な最小値となるように形成されるのが通常であった。これはコンタクトプラグについても同様であり、プラグ径及びプラグ間隔は設計ルールにおいて可能な最小値で形成される。この場合、配線の微細化が進むにつれて、隣接するコンタクトプラグがショートし易くなり、製造歩留まりが低下するという問題があった。

しかし本実施形態に係る構成であると、コンタクトプラグが平行に配置されたＬＳＩにおいて、ある金属配線層に対して隣接する２本の金属配線層のうち、いずれか一方との配線間隔を最小値よりも大きくしている。すなわち、図１において金属配線層３には金属配線層２と金属配線層４とが隣接している。そこで、金属配線層３と金属配線層２との間隔Ｄ１は、ある設計ルールにおいて可能な最小値Ｄ１とし、金属配線層３と金属配線層４との間隔Ｄ２は、Ｄ１よりも大きい値とする。通常、フォトリソグラフィ技術とエッチング技術を用いて配線を加工する際、最小値Ｄ１で隣接する金属配線層が２本までであればショートは発生し難い。従って、コンタクトプラグ６とコンタクトプラグ５との間、及びコンタクトプラグ６とコンタクトプラグ７との間でショートが発生することを抑制出来る。なおこの際、配線間隔Ｄ２の値を、当該世代よりも１世代前の設計ルールにより可能な最小値未満にすることで、配線間隔を拡げたことによる影響を最小限とすることが出来る。

［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体集積回路装置について説明する。本実施形態は、配線間隔を拡げることなくコンタクトプラグのショートを防止する構成に関するものである。図４は、本実施形態に係るＬＳＩにおける多層金属配線層の一部領域の平面図であり、特に第２層目の金属配線層の配線パターンを示している。

図示するように、本実施形態に係るＬＳＩ１は、上記第１の実施形態で説明した図１の構成において、金属配線層３と金属配線層４との間隔Ｄ２を、金属配線層２と金属配線層３との間隔Ｄ１と等しくしたものである。そして、コンタクトプラグ５とコンタクトプラグ６とを平行に配置し、コンタクトプラグ６とコンタクトプラグ７とを非平行に配置したものである。非平行の意味は、上記第１の実施形態において図３を用いて説明したように、Ｄ３≦０の条件を満たす場合である。この際、コンタクトプラグ６とコンタクトプラグ７との間隔Ｄ４は、図４に示すようにＤ１よりも大きくされる。つまり、間隔Ｄ１と間隔Ｄ４との間には、第１の実施形態で説明した間隔Ｄ１と間隔Ｄ２との関係と同様の関係がある。すなわち、間隔Ｄ１は、ある世代において可能な最小の配線間隔で形成される。６５ｎｍ世代の場合、間隔Ｄ１は例えば１００ｎｍである。これに対して間隔Ｄ４は、間隔Ｄ１よりも例えば２０％大きい１２０ｎｍである。

図４におけるＸ２−Ｘ２’線に沿った方向の断面構成は、第１の実施形態で説明した図２の構成と同様である。

上記のように、この発明の第２の実施形態であると、第１の実施形態と同様に、半導体装置の製造歩留まりを向上できる。本実施形態に係る構成であると、第１の実施形態のように金属配線層の間隔を拡げる代わりに、コンタクトプラグの位置を、隣接するものに対して平行な位置からずらしている。これにより、コンタクトプラグの隣接間隔を大きくしている。

すなわち、図４においてコンタクトプラグ５とコンタクトプラグ６とは平行に配置され、その間隔Ｄ１はある設計ルールにおいて可能な最小値である。これに対してコンタクトプラグ６とコンタクトプラグ７との間隔Ｄ４は、Ｄ１よりも大きい値とする。これにより、コンタクトプラグ６とコンタクトプラグ５との間、及びコンタクトプラグ６とコンタクトプラグ７との間でショートが発生することを抑制出来る。

また、第１の実施形態と異なり、本実施形態ではコンタクトプラグを平行な位置からずらすことによって隣接間隔を大きくしている。従って、配線間隔Ｄ２と配線間隔Ｄ１とを等しくできる。すなわち、配線間隔Ｄ２もその設計ルールにおいて可能な最小値で形成できる。そのため、ＬＳＩのサイズの増加を抑制しつつ、製造歩留まりを向上できる。

なお、配線間隔Ｄ４の値を、当該世代よりも１世代前の設計ルールにより可能な最小値未満にすることが望ましい。なぜなら、コンタクトプラグを平行な位置からずらすことによるコンタクトプラグの配置の規則性のずれを最小限にできるからである。

[第３の実施形態]
次に、この発明の第３の実施形態に係る半導体集積回路装置について説明する。本実施形態は、上記第１の実施形態において金属配線層に与える電圧関係に関するものである。図５は本実施形態に係るＬＳＩ１の平面図である。

図示するように、本実施形態に係るＬＳＩ１は、上記第１の実施形態で説明した図１の構成において、更に第１電源回路２０及び第２電源回路２１を備えている。第１電源回路２０は金属配線層２、３に接続され、金属配線層２、３に対して電圧Ｖ１を与える。また第２電源回路２１は金属配線層４に接続され、金属配線層４に対して電圧Ｖ１と異なる電圧Ｖ２を与える。

上記構成であると、第１の実施形態で説明した通り、コンタクトプラグ６とコンタクトプラグ７との間でショートが発生することを防止できる。すなわち、互いに異なる電位が与えられるコンタクトプラグ間でのショートを防止できる。従って、半導体集積回路の信頼性を向上できる。

なお、本実施形態は第２の実施形態にも適用可能である。図６は本実施形態の変形例に係るＬＳＩの平面図である。図示するようにＬＳＩ１は、上記第２の実施形態で説明した図４の構成において、更に第１電源回路２０及び第２電源回路２１を備えている。第１電源回路２０は金属配線層２、３に接続され、金属配線層２、３に対して電圧Ｖ１を与える。また第２電源回路２１は金属配線層４に接続され、金属配線層４に対して電圧Ｖ１と異なる電圧Ｖ２を与える。

本構成によっても、互いに異なる電位が与えられるコンタクトプラグ６とコンタクトプラグ７との間でのショートを防止できる。従って、半導体集積回路の信頼性を向上できる。

[第４の実施形態]
次に、この発明の第４の実施形態に係る半導体集積回路装置について説明する。本実施形態は、上記第１の実施形態において、第３の実施形態と異なる電圧関係に関するものである。図７は本実施形態に係るＬＳＩ１の平面図である。

図示するように、本実施形態に係るＬＳＩ１は、上記第１の実施形態で説明した図１の構成において、更に第１電源回路２０及び第２電源回路２１を備えている。第１電源回路２０は金属配線層２に接続され、金属配線層２に対して電圧Ｖ１を与える。また第２電源回路２１は金属配線層３、４に接続され、金属配線層３、４に対して電圧Ｖ１と異なる電圧Ｖ２を与える。

上記構成であると、第１の実施形態で説明した通り、コンタクトプラグ５とコンタクトプラグ６との間でショートが発生することを防止できる。すなわち、互いに異なる電位が与えられるコンタクトプラグ間でのショートを防止できる。従って、半導体集積回路の信頼性を向上できる。

なお、本実施形態は第２の実施形態にも適用可能である。図８は本実施形態の変形例に係るＬＳＩの平面図である。図示するようにＬＳＩ１は、上記第２の実施形態で説明した図４の構成において、更に第１電源回路２０及び第２電源回路２１を備えている。第１電源回路２０は金属配線層２に接続され、金属配線層２に対して電圧Ｖ１を与える。また第２電源回路２１は金属配線層３、４に接続され、金属配線層３、４に対して電圧Ｖ１と異なる電圧Ｖ２を与える。

本構成によっても、互いに異なる電位が与えられるコンタクトプラグ５とコンタクトプラグ６との間でのショートを防止できる。従って、半導体集積回路の信頼性を向上できる。

[第５の実施形態]
次に、この発明の第５の実施形態に係る半導体集積回路装置の設計方法について説明する。本実施形態は、上記第１、第２の実施形態で説明した半導体集積回路装置の設計方法に関するものである。図９は、本実施形態に係るＬＳＩの設計方法のフローチャートである。

図示するように、まず設計すべきＬＳＩ１のシステム仕様が決定される（ステップＳ１０）。そして、その仕様を満たすように、ハードウェア記述言語による設計が行われ（ステップＳ１１）、その結果としてＲＴＬ（Register-Transfer Level）記述３０が得られる。勿論、ハードウェア記述言語の代わりに、より抽象度の高い例えばＣ言語等により設計を行い、得られた機能記述を動作合成することによりＲＴＬ記述３０を得ても良い。

次に、合成ツールを用いてＲＴＬ記述３０についてシミュレーション合成を行う（ステップＳ１２）。すなわち、ＲＴＬ記述３０についての論理合成及び論理シミュレーションを行う。その結果、ＲＴＬ記述３０はゲートレベルの論理回路（ネットリスト）３１に変換される。

その後、ゲートレベル論理回路３１について第１のレイアウト設計を行い（ステップＳ１３）、レイアウトデータ３２が得られる。また、ゲートレベル論理回路３１につきテスト生成を行い（ステップＳ１４）、テストベクタ３３を得る。次に、第２のレイアウト設計を行い（ステップＳ１５）、マスクレイアウトデータ３４を得る。ステップＳ１５の詳細については後述する。以上によりＬＳＩの設計は終了する。

その後、マスクレイアウトデータ３４を用いてマスクが製造され（ステップＳ１６）、このマスクを用いてＬＳＩ１が製造される（ステップＳ１７）。そして、製造されたＬＳＩ１につき、テストベクタ３３を用いてテストが行われる（ステップＳ１８）。

上記ステップＳ１５において行われる処理の詳細について図１０を用いて説明する。図１０は、ステップＳ１５のフローチャートである。まず、ステップＳ１３で得られたレイアウトデータ３２において、金属配線層の疎密を判定する（ステップＳ２０）。通常、合成ツールを用いて設計を行った場合、金属配線層が密に配置されている領域では、その配線間隔はその世代における設計ルールにより可能な最小配線間隔Ｄminで配置される。従って、３本以上の金属配線層が少なくとも最小配線間隔Ｄminにより平行に配置されている領域を、密な領域と判定する。図１１はＬＳＩ１の平面図であり、金属配線層４０の疎密の様子を示している。密な領域での配線間隔は、最小配線間隔Ｄminに限らず、最小配線間隔Ｄminから例えば最小配線間隔の１４０％未満と定義しても良い。

次に、ステップＳ２０において密な領域があると判定された場合（ステップＳ２１、ＹＥＳ）、コンタクトプラグの位置関係を判定する（ステップＳ２２）。ステップＳ２２においてコンタクトプラグが平行に配置されていると判定された場合（ステップＳ２３、ＹＥＳ）には、第１の実施形態で説明したように配線間隔を拡げる、または第２の実施形態で説明したようにコンタクトプラグを平行な位置からずらす（ステップＳ２４）。このステップＳ２４における処理により、図１または図４で説明したレイアウトが得られる。
以上のような設計方法により、上記第１乃至第４の実施形態で説明した半導体集積回路装置が得られる。

上記のように、この発明の実施形態に係る半導体集積回路装置及びその設計方法であると、金属配線層が密に配置され、且つコンタクトプラグが互いに平行に配置された領域において、半導体集積回路装置を製造する際に使用する設計ルールで可能な最小配線間隔で隣接される金属配線層は２本までに制限される。すなわち、ある金属配線層に対して平行に隣接する２本の金属配線層が存在し、それらに設けられたコンタクトプラグが互いに平行に配置された場合、いずれか１本の金属配線層との配線間隔のみが最小配線間隔とされる。そしていずれか他方の金属配線層との配線間隔は、最小配線間隔より大きく、且つひとつ前の世代における設計ルールで可能な最小配線間隔よりも小さくされる。すると、金属配線層を最小配線間隔で配置した場合、２本までであるとコンタクトプラグのショートを防止できるので、上記いずれか一方の金属配線層に設けられたコンタクトプラグとのショートを防止出来る。また上記いずれか他方の金属配線層に設けられたコンタクトプラグとのショートは、配線間隔を拡げたことによって防止出来る。その結果、半導体集積回路装置の製造歩留まりを向上出来る。

また、この発明の実施形態に係る半導体集積回路装置及びその設計方法であると、金属配線層が密に配置された領域において、半導体集積回路装置を製造する際に使用する設計ルールで可能な最小配線間隔で平行に隣接されるコンタクトプラグは２つまでに制限される。すなわち、あるコンタクトプラグに対して平行に隣接する２つのコンタクトプラグが存在し、それらが設けられる金属配線層が最小配線間隔で配置された場合、平行に配置されるコンタクトプラグはいずれか一方のみある。そしていずれか他方のコンタクトプラグは非平行に配置される。すると、コンタクトプラグを最小配線間隔で配置した場合、２つまでであるとコンタクトプラグのショートを防止できるので、上記いずれか一方のコンタクトプラグとのショートを防止出来る。また上記いずれか他方のコンタクトプラグとのショートは、非平行に配置することで隣接間隔が拡げられることによって防止出来る。その結果、半導体集積回路装置の製造歩留まりを向上出来る。

なお、上記第１乃至第４の実施形態では、６５ｎｍ世代の設計ルールを用いた第２層目の金属配線層の場合を例に挙げて説明したが、この場合に限られないのは言うまでもない。すなわち、第１層目の金属配線層や、第３層目以上の金属配線層であっても良い。また配線及び配線間隔の数値は一例に過ぎない。そしてこれらの数値は、何層目の金属配線層であるか、及び世代によって変化する。第１層目及び第２層目の金属配線層の、各世代において可能な最小の配線間隔の一例は次の通りである。第２層目の金属配線層の場合は、４５ｎｍ世代では７０ｎｍ、６５ｎｍ世代では１００ｎｍ、９０ｎｍ世代では１４０ｎｍ、０．１３μｍ世代では２００ｎｍ、０．１８μｍ世代では２２０ｎｍ、０．２５μｍ世代では４００ｎｍである。第１層目の金属配線層の場合は、４５ｎｍ世代では６４〜６６ｎｍ、６５ｎｍ世代では９０ｎｍ、９０ｎｍ世代では１２０ｎｍ、０．１３μｍ世代では１６０〜１８０ｎｍ、０．１８μｍ世代では２２０ｎｍ、０．２５μｍ世代では３２０ｎｍである。従って、図１において４５ｎｍ世代プロセスを用いる場合には、間隔Ｄ１は７０ｎｍであり、間隔Ｄ２は７０ｎｍより大きく１００ｎｍ未満とされる。

また、第１の実施形態の場合において、配線間隔Ｄ２に対する製造歩留まりの変化につき図１２を用いて説明する。図１２は、縦軸に製造歩留まりを示し、横軸に配線間隔Ｄ２及びＤ２のＤ１に対する割合を示したグラフである。なお、６５ｎｍ世代の製造プロセスを用いた第２層目の金属配線層の場合について示している。図示するように、６５ｎｍ世代の製造プロセスにおいて可能な最小配線間隔は１００ｎｍである。また６５ｎｍよりも一世代前の９０ｎｍ世代の製造プロセスにおいて可能な最小配線間隔は１４０ｎｍである。すると、配線間隔Ｄ２が１３０〜１４０ｎｍであると、製造歩留まりはほぼ“１”、すなわち、殆ど不良は発生しない。これに対し、配線間隔Ｄ２が１３０ｎｍより小さくなり始めると製造歩留まりも悪化し、Ｄ２＝１００ｎｍでは製造歩留まりは限りなく“０”、すなわち殆ど良品が製造出来なくなる。

従って、本実施形態のように配線間隔Ｄ２を、Ｄ１よりも大きくし、且つ一世代前の製造プロセスにおいて可能な最小配線間隔よりも小さくすることで、チップサイズの増大を抑制しつつ、コンタクトプラグがショートすることを防止出来る。なお、配線間隔Ｄ２が少なくともＤ１より大きければ効果があるが、製造歩留まりの観点からは、配線間隔Ｄ２はＤ１の１２０％以上且つ１４０％未満（１．２Ｄ１≦Ｄ２＜１．４Ｄ１）とすることが望ましい。

また、上記実施形態では金属配線層が３本のみの場合を例に説明した。しかし、３本以上の場合にも適用できるのは言うまでもなく、そのような場合の方が一般的である。図１３は金属配線層の平面図であり、最小配線間隔で配置された多数の金属配線層について、上記第１、第２の実施形態を適用した様子を示している。図示するように、第１の実施形態を適用する場合には、それぞれの金属配線層について、最小値で隣接する金属配線層が１本だけになるように配置する。また第２の実施形態を適用する場合には、それぞれのコンタクトプラグについて、平行して隣接するコンタクトプラグが１つだけになるように配置する。

また、半導体集積回路装置内には、金属配線層の密度の高い領域と低い領域とが混在することが通常であり、上記実施形態は密度の高い領域に対して適用される。例えばシステムＬＳＩ等において、ＤＲＡＭやＳＲＡＭ等の半導体メモリが配置される領域などが該当する。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

この発明の第１の実施形態に係る半導体集積回路装置の平面図。 図１におけるＸ１−Ｘ１’線に沿った断面図。 図１の一部領域の拡大図であり、コンタクトプラグの配置について示す図。 この発明の第２の実施形態に係る半導体集積回路装置の平面図。 この発明の第３の実施形態に係る半導体集積回路装置の平面図。 この発明の第３の実施形態の変形例に係る半導体集積回路装置の平面図。 この発明の第４の実施形態に係る半導体集積回路装置の平面図。 この発明の第４の実施形態の変形例に係る半導体集積回路装置の平面図。 この発明の第５の実施形態に係る半導体集積回路装置の設計方法のフローチャート。 この発明の第５の実施形態に係る半導体集積回路装置の設計方法のフローチャート。 半導体集積回路装置の平面図であり、金属配線層の疎密を示す図。 この発明の第１の実施形態に係る半導体集積回路装置の、配線間隔に対する製造歩留まりの変化を示すグラフ。 この発明の第１、第２の実施形態の変形例に係る半導体集積回路装置の平面図。

符号の説明

１…ＬＳＩ、２〜４、１２〜１４、４０…金属配線層、５〜７…コンタクトプラグ、１０…半導体基板、１１、１５…層間絶縁膜、２０、２１…電源回路、３０…ＲＴＬ記述、３１…ネットリスト、３２…レイアウトデータ、３３…テストベクタ、３４…マスクデータ

Claims (5)

1. 第１設計ルールによる最小配線間隔により平行に配置され、第１方向に延びる複数の第１配線層と、
   それぞれが、前記第１配線層の各々に接するようにして設けられた複数の第１コンタクトプラグと、
   前記第１配線層のいずれかに平行且つ隣接して前記第１配線層と同一レベルに設けられ、前記第１方向に延びる第２配線層と、
   前記第２配線層に接するようにして設けられた第２コンタクトプラグと
   を具備し、前記第１コンタクトプラグと前記第２コンタクトプラグとは、前記第１配線層及び前記第２配線層が設けられた平面内における前記第１方向に垂直な第２方向において、少なくとも隣接するもの同士の互いの一部がオーバーラップしており、
   隣接する前記第１配線層と前記第２配線層との間隔は、前記第１設計ルールによる最小配線間隔より大きく、且つ前記第１設計ルールより一世代前の第２設計ルールによる最小配線間隔未満である
   ことを特徴とする半導体集積回路装置。
2. 第１設計ルールによる最小配線間隔により平行に配置され、第１方向に延びる複数の第１配線層と、
   それぞれが、前記第１配線層の各々に接するようにして設けられた複数の第１コンタクトプラグと、
   前記第１配線層のいずれかに平行且つ隣接して前記第１配線層と同一レベルに設けられ、前記第１方向に延びる第２配線層と、
   前記第２配線層に接するようにして設けられた第２コンタクトプラグと
   具備し、前記第２配線層と、該第２配線層に隣接する前記第１配線層とは、前記第１設計ルールによる最小配線間隔により配置され、
   前記第１コンタクトプラグ同士は、前記第１配線層及び前記第２配線層が設けられた平面内における前記第１方向に垂直な第２方向において、少なくとも隣接するもの同士の互いの一部がオーバーラップしており、
   前記第１コンタクトプラグと前記第２コンタクトプラグとは、前記第２方向においてずれた位置にあり、
   前記第１コンタクトプラグと前記第２コンタクトプラグとの距離は、前記第１設計ルールによる最小配線間隔より大きく、且つ前記第１設計ルールより一世代前の第２設計ルールによる最小配線間隔未満である
   ことを特徴とする半導体集積回路装置。
3. 複数の前記第１配線層には互いに等しい電圧が印加され、
   前記第２配線層には第１配線層と異なる電圧が印加される
   ことを特徴とする請求項１または２記載の半導体集積回路装置。
4. 隣接する前記第１配線層には互いに異なる電圧が印加され、
   前記第２配線層と、該第２配線層に隣接する前記第１配線層とには、互いに等しい電圧が印加される
   ことを特徴とする請求項１または２記載の半導体集積回路装置。
5. 回路記述言語により記述された、半導体集積回路装置に関する第１設計データを論理合成して、論理回路レベルの第２設計データを得るステップと、
   前記第２設計データについてレイアウト設計を行い、前記第２設計データについての第１配線レイアウトデータを得るステップと、
   前記第１配線レイアウトデータについて、第１設計ルールにおいて可能な最小配線間隔により２本の配線層と隣接する配線層が有るか否かを判定するステップと、
   前記判定するステップにおいて有ると判定された場合、該配線層に設けられたコンタクトプラグと、前記隣接する２本の配線層に設けられたコンタクトプラグとが平行であるか否かを判定するステップと、
   前記平行であると判定された場合、該配線層と、前記隣接する２本の配線層のうちのいずれかとの間隔を、前記第１設計ルールにおける最小配線間隔より大きく、且つ前記第１設計ルールより一世代前の第２設計ルールによる最小配線間隔未満に拡大して、第２配線レイアウトデータを得るステップと
   を具備し、前記第２配線レイアウトデータを用いて前記半導体集積回路装置の製造マスクが形成される
   ことを特徴とする半導体集積回路装置の設計方法。

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