KR101730692B1 - 반도체 디바이스 및 반도체 디바이스를 설계하는 방법 - Google Patents
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Abstract
셀 행 설계를 위한 배치 어버트먼트 후 처리(post placement abutment treatment)가 제공된다. 일 실시예에서, 제1 셀 및 제2 셀은 제1 셀 행으로 배치되고, 제3 셀 및 제4 셀은 제2 셀 행으로 배치된다. 배치 이후, 하부에 있는 구조물들에 대한 전원 및 접지 레일들을 연결시키는 비아들은 임의의 것이 병합되거나 또는 완전히 제거될 수 있는지를 판정하기 위해 분석된다. 가깝게 배치된 비아들을 병합 및 제거함으로써, 포토리소그래피의 물리적 제한사항들은 우회될 수 있으며, 따라서 소형 구조물들이 형성될 수 있다.
Description
일반적으로 전자 설계 자동화(electronic design automation, EDA) 도구들은 반도체 설계자들이 원하는 회로 및 작업의 순수한 작동적 설명(purely behavioral description)을 취하여 제조될 준비가 된 회로의 최종 레이아웃을 형성하는 것을 돕는다. 이러한 프로세스는 대개 회로의 작동적 설명을 취하여 기능적 설명으로 전환하는데, 그 후 기능적 설명은 수천 개의 불 함수(Boolean function)들로 분해되고 표준 셀 라이브러리를 사용하여 셀들의 행으로 매핑된다. 일단 매핑되면, 합성이 수행되어 구조적 설계를 물리적 설계로 전환한다.
그러나, 일반적으로 반도체 디바이스들이 작아질수록, 전자 설계 자동화 분야에서 기술적 문제들이 일어나고 있다. 구조적 설계들이 이러한 설계들을 물리적 반도체 디바이스로 전환하는데 사용될 제조 프로세스들의 물리적 제한사항들에 도달할 때 이러한 이슈들이 일어날 수 있다. 이러한 문제들은 반도체 디바이스들의 전체 사이즈를 지속적으로 감소시키기 위해 해결되고 극복될 필요가 있다.
일 실시예에 따르면, 제1 셀 및 제2 셀을 제1 셀 행으로 배치하는 단계 및 제3 셀 및 제4 셀을 제1 셀 행에 인접한 제2 셀 행으로 배치하는 단계를 포함하는 반도체 디바이스를 설계하는 방법이 제공된다. 제1 셀 및 제2 셀을 배치한 후 그리고 제3 셀 및 제4 셀을 배치한 후 마이크로프로세서를 이용하여 배치 후 처리가 수행되는데, 배치 후 처리는 제1 셀 내의 제1 비아와 제3 셀 내의 제2 비아를 제3 비아로 결합하는 단계 및 전기적 연결을 단절하지 않고 제1 셀로부터 제4 비아를 제거하는 단계를 포함한다.
다른 실시예에 따르면, 셀 라이브러리로부터 제1 셀, 제2 셀, 제3 셀, 및 제4 셀을 수신하는 단계를 포함하는 반도체 디바이스를 설계하는 방법이 제공된다. 마이크로프로세서를 이용하여 제1 셀 및 제2 셀은 제1 셀 행으로 배치되고, 제3 셀 및 제4 셀은 제2 셀 행으로 배치되는데, 제1 셀, 제2 셀, 제3 셀, 및 제4 셀의 교차 영역은 제1 비아 및 제2 비아를 포함한다. 마이크로프로세서를 이용하여 제1 마커 층의 제1 부분이 제1 비아 위에 배치된다. 마이크로프로세서를 이용하여 제2 마커 층의 제1 부분이 제2 비아 위에 배치된다. 마이크로프로세서를 이용하여 제1 비아 및 제2 비아는 제1 마커 층 및 제1 마커 층에 기반하여 분석되며, 여기서 제1 비아 및 제2 비아를 분석하는 것은 제1 비아가 제2 비아와 병합되는지 또는 제거되는지 여부를 판정하는 것을 더 포함한다.
또 다른 실시예에 따르면, 제1 셀 및 제1 셀에 인접한 제2 셀을 갖는 제1 셀 행을 포함하는 반도체 디바이스가 제공된다. 제2 셀 행은 제1 셀 행에 인접하며, 제2 셀 행은 제3 셀 및 제4 셀을 포함한다. 병합 비아가 제1 소스/드레인 영역 및 제2 소스/드레인 영역에 대한 전원/접지 레일에 전기적으로 연결되는데, 제1 소스/드레인 영역은 제2 셀에 위치하고, 제2 소스/드레인 영역은 제4 셀에 위치하고, 병합 비아는 제2 셀 및 제4 셀 모두로 연장된다.
본 개시의 양태들은 첨부 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업에서의 표준 관행에 따라 다양한 피쳐들이 축적에 따라 그려지지 않았다는 점에 유의한다. 실제로, 다양한 피쳐들의 치수들은 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 프로세스 시스템의 블록도를 예시한다.
도 2는 일부 실시예에 따라 전자 설계 자동화 시스템에 의해 사용되는 흐름도를 예시한다.
도 3은 일부 실시예에 따른 단일 셀을 예시한다.
도 4a 내지 도 4d는 일부 실시예에 따른 제1 셀 행 및 제2 셀 행을 예시한다.
도 5a 내지 도 5d는 일부 실시예에 따른 배치 후 처리의 결과를 예시한다.
도 6a 내지 도 6f는 일부 실시예에 따른 배치 후 처리의 결과들을 예시한다.
도 7a 내지 도 14g는 일부 실시예에 따른 배치 후 처리를 위한 프로세스 흐름을 예시한다.
도 15는 일부 실시예에 따른 배치 후 처리를 위한 프로세스 흐름도를 예시한다.
도 16a 내지 도 25g는 일부 실시예에 따른 배치 후 처리를 위한 제2 프로세스 흐름을 예시한다.
도 26은 일부 실시예에 따른 배치 후 처리를 위한 제2 프로세스 흐름도를 예시한다.
도 1은 일부 실시예에 따른 프로세스 시스템의 블록도를 예시한다.
도 2는 일부 실시예에 따라 전자 설계 자동화 시스템에 의해 사용되는 흐름도를 예시한다.
도 3은 일부 실시예에 따른 단일 셀을 예시한다.
도 4a 내지 도 4d는 일부 실시예에 따른 제1 셀 행 및 제2 셀 행을 예시한다.
도 5a 내지 도 5d는 일부 실시예에 따른 배치 후 처리의 결과를 예시한다.
도 6a 내지 도 6f는 일부 실시예에 따른 배치 후 처리의 결과들을 예시한다.
도 7a 내지 도 14g는 일부 실시예에 따른 배치 후 처리를 위한 프로세스 흐름을 예시한다.
도 15는 일부 실시예에 따른 배치 후 처리를 위한 프로세스 흐름도를 예시한다.
도 16a 내지 도 25g는 일부 실시예에 따른 배치 후 처리를 위한 제2 프로세스 흐름을 예시한다.
도 26은 일부 실시예에 따른 배치 후 처리를 위한 제2 프로세스 흐름도를 예시한다.
다음의 개시는 제공된 주제의 상이한 피쳐들을 구현하기 위한 여러 상이한 실시예 또는 예시들을 제공한다. 이하, 본 개시를 간략화하기 위해 컴포넌트 및 배열의 특정 예시들이 설명된다. 당연히, 이들은 단순 예시로서 제한하려는 것이 아니다. 예를 들어, 다음의 설명에서 제2 피쳐 위에 또는 제2 피쳐에 제1 피쳐를 형성하는 것은, 제1 피쳐와 제2 피쳐가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 추가적인 피쳐들이 제1 피쳐와 제2 피쳐 사이에 형성되어 제1 피쳐 및 제2 피쳐가 직접 접촉하지 않을 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간소화 및 명료화를 위한 것으로서, 그 자체가 설명된 다양한 실시예들 및/또는 구성 사이의 관계를 나타내는 것은 아니다.
본 실시예들은 특정 상황에서 특정 실시예들에 관해 설명될 것인데, 즉 전자 설계 자동화(EDA) 도구를 사용하여 셀들을 배치하고, 고농도 셀 구조물을 획득하기 위해 어버트먼트 비아 후 처리(post abutment via treatment)를 수행한다. 그러나, 실시예들은 다른 설계 방법에도 적용될 수 있다.
이하 도 1을 참조하면, EDA 프로세싱 시스템 등의 프로세싱 시스템(100)의 블록도가 일 실시예에 따라 제공된다. 프로세싱 시스템(100)은 범용 컴퓨터 플랫폼으로서 여기에 설명된 프로세스들의 어느 하나 또는 전부를 구현하는데 사용될 수 있거나, 또는 전자 설계를 수행하기 위한 전용 컴퓨터 플랫폼이다. 프로세싱 시스템(100)은 데스크톱 컴퓨터, 워크스테이션, 랩톱 컴퓨터, 또는 특수 애플리케이션을 위해 커스터마이즈된 전용 유닛 등의 프로세싱 유닛(110)을 포함할 수 있다. 프로세싱 시스템(100)에는 디스플레이(114), 및 마우스, 키보드, 또는 프린터 등의 하나 이상의 입출력 디바이스(112)가 장착될 수 있다. 프로세싱 유닛(110)은 버스(130)에 연결된 중앙 처리 장치(CPU; 120), 메모리(122), 대용량 저장 디바이스(124), 비디오 어댑터(126), 및 I/O 인터페이스(128)를 포함할 수 있다.
버스(130)는 메모리 버스 또는 메모리 컨트롤러, 주변 버스, 또는 비디오 버스를 포함하는 임의의 타입의 여러 버스 아키텍처 중 하나 이상일 수 있다. CPU(120)는 마이크로프로세서 등의 임의의 타입의 전자 데이터 프로세서를 포함할 수 있고, 메모리(122)는 정적 랜덤 액세스 메모리(SRAM), 동적 랜덤 액세스 메모리(DRAM), 또는 리드-온리 메모리(ROM) 등의 임의의 타입의 시스템 메모리를 포함할 수 있다.
대용량 저장 디바이스(124)는 데이터, 프로그램들, 및 다른 정보를 저장하고, 데이터, 프로그램들, 및 다른 정보를 버스(130)를 통해 액세스 가능하게 만들도록 구성된 임의의 타입의 저장 디바이스를 포함할 수 있다. 대용량 저장 디바이스(124)는 예를 들어, 하드 디스크 드라이브, 자기 디스크 드라이브, 광학 디스크 드라이브 중 하나 이상을 포함할 수 있다.
비디오 어댑터(126) 및 I/O 인터페이스(128)는 외부 입출력 디바이스들을 프로세싱 유닛(110)에 연결시키기 위한 인터페이스들을 제공한다. 도 1에 예시된 바와 같이, 입출력 디바이스들의 예시는 비디오 어댑터(126)에 연결된 디스플레이(114) 및 I/O 인터페이스(128)에 연결된, 마우스, 키보드, 프린터 등의 I/O 디바이스(112)를 포함한다. 그 밖의 다른 디바이스들이 프로세싱 유닛(110)에 연결될 수 있고, 추가적이거나 더 적은 인터페이스 카드들이 활용될 수 있다. 예를 들어, 직렬 인터페이스를 프린터에 제공하기 위해 직렬 인터페이스 카드(미도시)가 사용될 수 있다. 프로세싱 유닛(110)은 또한 로컬 영역 네트워크(LAN) 또는 광역 네트워크(WAN; 116) 및/또는 무선 링크에 대한 유선 링크일 수 있는 네트워크 인터페이스(140)를 포함할 수 있다.
프로세싱 시스템(100)은 다른 컴포넌트들을 포함할 수 있다는 점에 유의해야 한다. 예를 들어, 프로세싱 시스템(100)은 전원 공급기들, 케이블들, 마더보드, 착탈식 저장 매체, 케이스들 등을 포함할 수 있다. 도시되지 않았지만, 이들 다른 컴포넌트가 프로세싱 시스템(100)의 일부로 간주된다.
일 실시예에서, EDA는 사용자 파일을 분석하여 (도 2에 대해 이하 더 후술되는) 집적 회로 레이아웃을 획득하기 위해 CPU(120)에 의해 실행되는 프로그램 코드이다. 또한, EDA의 실행 중에, 공지된 바와 같이, EDA는 레이아웃의 기능적인 컴포넌트들을 분석할 수 있다. 프로그램 코드는 메모리(122), 대용량 저장 디바이스(124) 등으로부터 버스(130)를 통해 CPU(120)에 의해 액세스되거나, 또는 네트워크 인터페이스(140)를 통해 원격으로 액세스될 수 있다.
도 2는 사용자 공급된 작동/기능 설계(201)로부터 물리적 레이아웃을 자동 생성하기 위해 일 실시예에서 EDA에 의해 사용되는 하나의 가능한 흐름을 예시한다. 작동/기능 설계(201)는 전체 설계의 입력들에 인가된 다양한 신호들 또는 자극들에 기반하여 회로의 원하는 거동 또는 기능을 특정하고, 하드웨어 기술 언어(HDL) 등의 적절한 언어에 기입될 수 있다. 작동/기능 설계(201)는 예를 들어, EDA가 실행하는 동안 사용자가 파일을 생성함으로써 I/O 인터페이스(128)를 통해 프로세싱 유닛(110)(도 1 참조)에 업로드될 수 있다. 또한, 작동/기능 설계(201)는 메모리(122) 또는 대용량 저장 디바이스(124)에 업로드 및/또는 세이브될 수 있거나, 작동/기능 설계(201)는 원격 사용자로부터 네트워크 인터페이스(140)를 통해 업로드될 수 있다(도 1 참조). 이들 예시에서, CPU(120)는 EDA의 실행 중에 작동/기능 설계(201)에 액세스할 것이다.
또한, 사용자는 작동/기능 설계(201)의 물리적 레이아웃의 전체 설계를 제약하기 위해 설계 제약 세트(203)를 제공한다. 설계 제약들(203)은 예를 들어, I/O 인터페이스(128)를 통해 입력되거나, 네트워크 인터페이스(140) 등을 통해 다운로드될 수 있다. 설계 제약들(203)은 일단 집적 회로로 물리적으로 형성되면 작동/기능 설계(201)가 따라야 하는 타이밍 및 다른 적절한 제약을 특정할 수 있다.
EDA는 작동/기능 설계(201) 및 설계 제약들(203)을 취하고, 합성(205)을 수행하여 넷리스트(netlist)와 같은 기능적으로 균등한 로직 게이트 레벨 회로 설명을 생성한다. 합성(205)은 설계 제약들(203)을 충족시키는 셀 라이브러리들(206)로부터의 표준 셀들에 작동/기능 설계(201)로부터 원하는 작동 및/또는 기능을 매핑함으로써 기능적으로 균등한 로직 게이트 레벨 회로를 형성한다.
셀 라이브러리들(206)은 하나 이상의 개별적인 셀 라이브러리를 포함할 수 있다. 개별적인 셀 라이브러리 각각은 미리 설계된 컴포넌트 및 호출된 셀들의 목록을 포함하는데, 호출된 셀 각각은 이산 로직 함수(discrete logic function)를 소형 스케일로 수행할 수 있다. 셀은 내부 회로 요소들, 이들 회로 요소들에 대한 다양한 연결들, 셀들의 설계된 전원 레일(power rail), 도펀트 임플란트(dopant implant), 웰(well) 등과 함께 각 셀의 높이를 포함하는 미리 설계된 물리적 레이아웃 패턴 등을 포함하는 정보로서 개별 셀 라이브러리들에 저장된다. 추가적으로, 저장된 셀은 또한 셀의 형상, 외부 연결들을 위한 단자(terminal) 위치들, 지연 특성들, 소비 전력 등을 포함할 수 있다.
일단 합성(205)이 하나 이상의 셀 라이브러리(206)를 사용함으로써 작동/기능 설계(201) 및 설계 제약들(203)로부터 기능적으로 균등한 로직 게이트 레벨 회로 기술을 생성하면, 전체 구조물을 위한 실제 물리적 설계를 생성하기 위해 배치 및 라우팅(213)이 수행된다. 배치 및 라우팅(213)은 셀 라이브러리(206)로부터 선택된 셀들을 취하고 선택된 행들(예를 들어, 제1 셀 행(401) 및 제2 셀 행(403)이 있으며, 이들 모두는 도 2에 예시되어 있지 않지만 도 4a에 대해 예시되고 후술됨)을 셀 행들에 배치함으로써 물리적 설계를 형성한다. 셀 행들 내의 각각의 개별 셀의 배치 및 다른 셀 행들에 관한 각각의 셀 행의 배치는 최종적인 집적 회로의 배선 길이 및 면적 희망치(desires)를 최소화하기 위해 비용 함수들에 의해 가이드될 수 있다. 배치 및 라우팅(213)에 의해 자동으로 이러한 배치가 행해지거나, 수동 프로세스를 통해 부분적으로 수행될 수 있으며, 이로써 사용자는 하나 이상의 셀을 행에 수동 삽입할 수 있다.
예를 들어, 제1 셀 행(401) 및 제2 셀 행(403) 내의 개별 셀의 초기 배치 후에, 레이아웃 후 처리(215)가 수행된다. 일 실시예에서, 레이아웃 후 처리(215)는 제1 셀 행(401) 및 제2 셀 행(403)에 대한 개별 셀들의 배치 후에 일어나는 처리이고, 리소그래피 프로세스들의 물리적 제한사항들에 관한 규제를 극복하기 위해 개별 셀 사이의 어버트먼트(예를 들어, 도 2에 예시되지 않고, 도 3 및 도 4a에 각각 예시되고 설명된 제1 셀(310)과 제2 셀(405) 사이의 어버트먼트)를 따라 비아를 분석하고, 어버트먼트를 따라 이들 비아를 변형하며, 고농도 셀을 생성하는 것을 돕는 처리이다. 레이아웃 후 처리(215)는 도 5a 내지 도 13g에 대해 더 상세히 후술된다.
일단 배치 및 라우팅(213)에 의해 물리적 설계 레이아웃이 생성되었고, 레이아웃 후 처리(215)가 일어났으면, 물리적 설계는 제조 도구(217)로 전송되어 원하는 설계의 물리적 제조에 사용될 수 있는 포토리소그래피 마스크들을 생성할 수 있다. 물리적 설계 레이아웃은 LAN/WAN(166) 또는 EDA로부터 제조 도구(217)로의 다른 적절한 전송 형태를 통해 제조 도구(217)에 전송될 수 있다.
배치 및 라우팅(213) 및 레이아웃 후 처리(215)로 돌아가면, 도 3은 셀 라이브러리(206)에 저장될 수 있는 제1 셀(301)의 일 실시예를 예시한다. 일 실시예에서, 제1 셀(301)은 인버터를 나타내는 셀일 수 있고, 제1 트랜지스터(303) 및 제2 트랜지스터(305)는 예를 들어, 얕은 트랜치 격리(shallow trench isolation, STI)와 같은 격리 구조물(307)에 의해 분리된다. 제1 트랜지스터(303)는 제1 소스 영역(309) 및 제1 드레인 영역(311)을 갖고, 제2 트랜지스터(305)는 제2 소스 영역(313) 및 제2 드레인 영역(315)을 갖는다.
추가적으로, 인버터로서, 제1 트랜지스터(303) 및 제2 트랜지스터(305)는 격리 구조물(307) 위로 연장되고, 제1 소스 영역(309)을 제1 드레인 영역(311)으로부터 분리시키고, 또한 제2 소스 영역(313)을 제2 드레인 영역(315)으로부터 분리시키는 공통 게이트 전극(317)(예를 들어, 폴리실리콘 또는 그 밖의 다른 전도성 물질)을 공유한다. 게이트 전극(317)은 게이트 전극(317)과 (제1 소스 영역(309), 제1 드레인 영역(311), 제2 소스 영역(313), 및 제2 드레인 영역(315)을 둘러싸는) 아래 있는 기판(309) 사이의 게이트 유전체(도 3에서 별도로 도시되지 않음)를 갖는다.
게이트 전극(317)뿐 아니라, 제1 셀 경계 컨덕터(319), 제2 셀 경계 컨덕터(321), 제3 셀 경계 컨덕터(318), 및 제4 셀 경계 컨덕터(320)는 또한 모두 게이트 전극(317)과 유사한 레벨에(예를 들어, 기판 바로 위에) 위치할 수 있다. 제1 셀 경계 컨덕터(319), 제2 셀 경계 컨덕터(321), 제3 셀 경계 컨덕터(318), 및 제4 셀 경계 컨덕터(320)는 제1 셀(301)의 외부 주변부를 따라 위치하고, 바이어스를 셀에 제공하도록 형성되며 이웃 셀들 사이의 크로스토크 및 간섭을 방지하는 것을 보조한다. 제1 셀 경계 컨덕터(319), 제2 셀 경계 컨덕터(321), 제3 셀 경계 컨덕터(318), 및 제4 셀 경계 컨덕터(320)는 게이트 전극(317)(예를 들어, 폴리실리콘 또는 다른 전도성 물질)과 유사한 물질로부터 형성될 수 있다.
예를 들어, (제1 셀(301)의 제1 측면에 위치한) 전원 레일(power rail; 323) 또는 (제1 셀(301)의 제2 측면에 위치한) 접지 레일(ground rail; 325)과의 전기적 컨택을 만들기 위해, 컨택들(327)은 제1 소스 영역(309), 제1 드레인 영역(311), 제2 소스 영역(313), 및 제2 드레인 영역(315) 위에 형성될 수 있다. 이들 컨택(327)은 (후에 더 설명된) 비아들이 컨택들(327) 및 위에 놓인 전도성 트레이들(예를 들어, 전원 레일(323) 또는 접지 레일(325))에 대한 전기적 컨택을 만들기 위해 제1 셀(301)의 외부 주변부에 대한 전기 연결부들의 라우팅을 가능하게 한다.
전원 레일(323) 및 접지 레일(325)은 기판 상의 금속화 층들에 위치하여 제1 트랜지스터(303) 및 제2 트랜지스터(305)에 전원 및 접지 연결부들을 제공한다. (도 3의 톱다운 뷰로부터의) 전원 레일(323) 및 접지 레일(325)은 각각 제1 셀(301)의 상부 에지 및 하부 에지를 따라 위치한다. 이와 같이, 제1 셀(301)이 셀 행, 예를 들어 (도 4a에 대해 이하 예시되고 설명되는) 제1 셀 행(401) 내로 위치하는 경우, 제1 셀(301) 내의 전원 레일(323) 및 접지 레일(325)은 인접 셀들의 전원 레일들 및 접지 레일들과 정렬되어 연속 전원 레일(continuous power rail) 및 연속 접지 레일(continuous ground rail)을 형성한다.
제1 셀(301)의 다양한 부분들을 전원 레일(323) 및 접지 레일(325)에 연결시키기 위해 비아들이 형성될 수 있다. 예를 들어, 컨택들(327) 중 하나를 통해 제1 소스 영역(309)과 전원 레일(323)을 연결시키기 위해 제1 비아(329)가 형성될 수 있다. 컨택들(327) 중 하나를 통해 제2 소스 영역(313)과 접지 레일(325)을 연결시키기 위해 제2 비아(331)가 형성될 수 있다.
추가적으로, 전원 레일(323)에 제1 셀 경계 컨덕터(319)를 연결시키기 위해 제3 비아(332)가 형성될 수 있고, 접지 레일(325)에 제2 셀 경계 컨덕터(321)를 연결시키기 위해 제4 비아(333)가 형성될 수 있다. 제1 셀 경계 컨덕터(319)를 전위(electrical potential)에 연결시킴으로써, 제1 셀 경계 컨덕터(319)는 이웃 셀들 사이의 크로스토크 및 간섭을 더 잘 방지할 수 있다.
마지막으로, 제1 무금속(metal-zero) 연결부(335) 및 제2 무금속 연결부(337)가 도 3에 예시되어 있다. 이들 연결부는 기판의 표면을 따라 배열된 전도성 연결부들이다. 예를 들어, 제1 무금속 연결부(335)는 제2 셀 경계 컨덕터(321)와 물리적 접촉되어 있을 뿐 아니라, 제1 소스 영역(309) 및 제1 소스 영역(309) 위의 컨택(327)과 물리적 접촉되어 있을 수 있다. 이와 같이, 제1 무금속 연결부(335)는 전원 레일(323)과 제2 셀 경계 컨덕터(321) 사이의 전기적 연결을 제공한다. 이와 유사하게, 제2 무금속 연결부(337)는 제4 셀 경계 컨덕터(320)와 접지 레일(325) 사이의 전기적 연결을 제공한다.
도 4a는 제1 셀(301)이 배치 및 라우팅(213) 중에 제1 셀 행(401) 내로 배치될 수 있다는 것을 예시한다. 추가적으로, 제1 셀(301)과 인접하게 제2 셀(405)이 제1 셀 행(401)에 위치할 수 있다. 일 실시예에서, 제2 셀(405)은 예를 들어 인버터를 위한 셀로서 제1 셀(301)과 구조적으로 유사할 수 있다. 그러나, 서로 인접하게 동일한 배향에 위치하면, 제1 셀(301)의 제1 셀 경계 컨덕터(319)(도 3 참조) 및 제2 셀(405)의 제2 셀 경계 컨덕터(321)는 제1 셀(310)을 제2 셀(405)로부터 분리시키는 제5 경계 컨덕터(407) 및 제6 경계 컨덕터(408)에 병합될 수 있다.
도 4a는 제2 셀 행(403) 내부에 대한 제3 셀(409) 및 제4 셀(411)의 배치를 예시하는데, 여기서 제2 셀 행(403)은 제1 셀 행(401)에 인접한 셀 행이다. 이와 같이, 제3 셀(409)은 제4 셀(411)뿐 아니라 제1 셀(301)에 인접해 있다. 추가적으로, 제4 셀(411)은 제3 셀(409) 및 제2 셀(405)에 인접해 있다.
일 실시예에서, 제3 셀(409) 및 제4 셀(411)은 제1 셀(301)과 유사할 수 있는데, 이로써 제1 셀(301), 제2 셀(405), 제3 셀(409), 및 제4 셀(411)은 이 스테이지에서 서로 모두 동일하다(제1 셀(301) 및 제2 셀(405)은 제3 셀(409)과 제5 경계 컨덕터(407) 및 제6 경계 컨덕터(408)를 공유하고, 제4 셀(411)은 제7 경계 컨덕터(413) 및 제8 경계 컨덕터(414)를 공유함).
도 4b는 배치 및 라우팅(213)이 제1 셀(301) 및 제2 셀(405)을 제1 셀 행(401)에 배치시키고, 제3 셀(409) 및 제4 셀(411)을 제2 셀 행(403)에 배치시킨 이후, 도 4a에서의 3개의 관심 영역 중 하나를 예시한다. (415로 표시된 원에 의해 도 4a에 표현된) 제1 관심 영역에, 서로 인접한 2개의 비아(예를 들어, 제1 셀(301)로부터의 제2 비아(331) 및 제3 셀(409)로부터의 제1 비아(329))가 존재한다. 제1 셀(301)로부터의 제2 비아(331) 및 제3 셀(409)로부터의 제1 비아(329)는 또한 유사 컨택들(327)에 연결되고, 접지 레일(325)에 연결된다. 다시 말하면, 제1 관심 영역(415)에는 동일한 구조물을 전기적으로 연결하고 서로 근접하게 물리적으로 위치하는 다수의 비아가 존재한다.
도 4c는 (417로 표시된 원에 의해 도 4a에 표현된) 제2 관심 영역을 예시하는데, 여기에는 동일한 구조물들을 연결시키는 다수의 비아 세트가 존재한다. 예를 들어, 제1 관심 영역(417)에는 제1 셀(301)로부터의 제4 비아(333), 제2 셀(405)로부터의 제2 비아(331), 제3 셀(409)로부터의 제3 비아(332), 및 제4 셀(411)로부터의 제1 비아(329)가 존재한다. 그러나, 이들 비아 전부는 접지 레일(325), 컨택들(327), 제6 경계 컨덕터(408), 및 제8 경계 컨덕터(414) 사이의 연결을 제공한다.
도 4d는 (419에 표시된 원에 의해 도 4a에 표현된) 제3 관심 영역을 예시하는데, 서로 인접하고, 제2 셀(405) 내에 제3 셀 경계 컨덕터(318)에 연결하고, 제4 셀(411) 내에 제1 셀 경계 컨덕터(319)에 연결하는 다른 2개의 비아(예를 들어, 제2 셀(405)로부터의 제4 비아(333) 및 제4 셀(411)로부터의 제3 비아(332))가 존재한다.
도 5a 내지 도 5d는 레이아웃 후 처리(215)가 초기 설계에 수행된 후 제1 셀(301), 제2 셀(405), 제3 셀(409), 및 제4 셀(411)의 레이아웃을 예시한다. 특히, 도 5a는 제1 셀(301), 제2 셀(405), 제3 셀(409), 및 제4 셀(411)의 개요를 예시한다. 추가적으로, 도 5b는 제1 관심 영역(415)의 확대도를 예시하고, 도 5c는 제2 관심 영역(417)의 확대도를 예시하고, 도 5d는 레이아웃 후 처리(215) 이후 제3 관심 영역(419)의 확대도를 예시한다.
일 실시예에서, 레이아웃 후 처리(215)는 제1 관심 영역(415), 제2 관심 영역(417), 제3 관심 영역(419)에 위치한 다수의 비아들이 결합되거나 완전히 제거될 수 있다는 점을 인식한다. 예를 들어, 제1 관심 영역(415)에서, 제1 셀(301)로부터의 제2 비아(331)와 제3 셀(409)로부터의 제1 비아(329)는 단일의 제5 비아(501)로 결합 또는 병합될 수 있다. 이와 유사하게, 제3 관심 영역(419)에서, 제2 셀(405)로부터의 제4 비아(333) 및 제4 셀(411)로부터의 제3 비아(332)는 단일의 제6 비아(503)로 결합될 수 있다. 마지막으로, 제2 관심 영역(417)에서, 제2 셀(405)로부터의 제2 비아(331)와 제4 셀(411)로부터의 제1 비아(329)는 단일의 제7 비아(505)로 결합될 수 있다.
추가적으로, 제6 경계 컨덕터(408)가 제2 셀(405) 내의 제2 무금속 연결부(337)를 통해 컨택들(327)에 연결되고, 제8 경계 컨덕터(414)가 제4 셀(411) 내의 제1 무금속 연결부(335)를 통해 컨택들(327)에 연결되기 때문에, 제6 경계 컨덕터(408)에 연결된 제1 셀(301) 내의 제4 비아(333) 및 제8 경계 컨덕터(414)에 연결된 제3 셀(409) 내의 제3 비아(332)는 여분의 연결부이다. 이와 같이, 제4 비아(333) 및 제3 비아(332)는 임의의 전기 연결들을 단절(sever)하여 전체 설계에 상당한 영향이 없이 제거될 수 있다.
레이아웃 후 처리(215)를 수행하기 전에, 제6 경계 컨덕터(408)에 연결된 제4 비아(333) 및 제8 경계 컨덕터(414)에 연결된 제3 비아(332)와 같은 비아들은 물리적으로 서로 매우 가깝게 존재한다. 실제로, 사이즈들이 감소됨에 따라, 비아들 사이의 거리는 너무 작아져서 신뢰 가능하게 획득한 포토리소그래피 프로세스들의 능력 미만일 수 있다. 그러나, 비아들을 결합하거나 여분의 비아들을 제거하기 위해 레이아웃 후 처리(215)를 수행함으로써, 전체 설계는 간략화되고, 포로리소그래피 프로세스의 물리적 제한사항들이 회피되며, 이에 따라 추가적인 사이즈 감소를 가능하게 한다.
도 6a 내지 도 6f는 제1 셀(301), 제2 셀(405), 제3 셀(409), 및 제4 셀(411)의 다양한 배치 및 배향들을 위한 제2 관심 영역(417) 내에서 수행될 수 있는 레이아웃 후 처리(215)의 대체 실시예들의 도면들을 예시한다. 예를 들어, 도 6a에서, 제1 셀(301), 제2 셀(405), 제3 셀(409), 및 제4 셀(411)은 서로 인접하게 위치한 트랜지스터들이 각각 제2 관심 영역(417) 내에 위치한 (도 6a에 문자 "S”에 의해 표현된) 소스 영역(여기서 도 6a 내지 도 6f 내의 드레인 영역들은 문자 "D”에 의해 표현됨)을 갖도록 배열된다. 본 실시예에서, 제2 셀(405) 및 제4 셀(411)은 도 4a에서 앞서 예시된 대로 배향될 수 있지만, 제1 셀(301) 및 제3 셀(409)은 제1 셀 행(401) 및 제2 셀 행(403) 내에서 180도 회전될 수 있다.
본 실시예에서, 레이아웃 후 처리(215)는 제1 셀(301) 내의 제1 비아(329)를 분석하고 제3 셀(409) 내의 제2 비아(331)를 분석함으로써 시작될 것이다. 일단 레이아웃 후 처리(215)가 제1 셀(301) 내의 제1 비아(329) 및 제3 셀(409) 내의 제2 비아(331)가 모두 유사한 구조물들을 연결하도록 판정하면, 레이아웃 후 처리(215)는 제1 셀(301) 내의 제1 비아(329)와 제3 셀(409) 내의 제2 비아(331)를 제1 슬롯 비아(601)에 결합 및 병합시킬 것이다.
레이아웃 후 처리(215)는 제2 셀(405) 내의 제2 비아(331)와 제4 셀(411) 내의 제1 비아(329)를 유사하게 분석할 것이다. 일단 레이아웃 후 처리(215)가 제2 셀(405) 내의 제2 비아(331)와 제4 셀(411) 내의 제1 비아(329)가 유사한 구조물들을 연결한다고 판정하면, 레이아웃 후 처리(215)는 이들 2개의 비아를 제2 슬롯 비아(603)에 결합할 것이다.
도 6b는 제3 관심 영역(419)은 제2 셀(405) 및 제4 셀(411) 각각으로부터의 소스 영역 및 제1 셀(301)로부터의 드레인 영역을 포함하도록 제1 셀(301), 제2 셀(405), 및 제4 셀(411)이 앞선 도 4에 예시된 대로 배열된 다른 실시예를 예시한다. 그러나, 본 실시예에서, 제2 관심 영역(417)이 제3 셀(409)로부터의 소스 영역을 포함하도록 제3 셀(409)이 제2 셀 행(403) 내에서 180도 회전된다.
본 실시예에서, 레이아웃 후 처리(215)는 제3 셀(409) 내의 제2 비아(331)를 분석하여 병합될 수 있는 임의의 다른 비아와 상호 작용하는지 여부를 알 것이다. 그러나, 제1 셀(301) 내의 드레인 위의 컨택(327)은 접지 레일(325) 또는 전원 레일(323)에 연결된 비아를 갖지 않기 때문에, 레이아웃 후 처리(215)가 제3 셀(409) 내의 제2 비아(331)를 병합할 수 있는 비아가 존재하지 않는다. 이와 같이, 레이아웃 후 처리(215)는 제2 비아(331)를 수정하지 않을 것이다.
추가적으로, 레이아웃 후 처리(215)는 제4 셀(411) 내의 제1 비아(329)와 제2 셀(405) 내의 제2 비아(331)를 분석하여 서로 상호 작용하는지 여부를 알 것이다. 그렇기 때문에, 레이아웃 후 처리(215)는 제4 셀(411) 내의 제1 비아(329)와 제2 셀(405) 내의 제2 비아(331)를 제3 슬롯 비아(605)에 병합할 것이다.
레이아웃 후 처리(215)는 제1 셀(301) 내의 제4 비아(333)를 분석하여 이 비아가 여분이라는 것을 알 것이다. 특히, 레이아웃 후 처리(215)는 제3 슬롯 비아(605)가 예를 들어, 제2 셀(405)의 제2 무금속 연결부(337) 및 제4 셀(411)의 제1 무금속 연결부(336)를 통해 제4 비아(333)의 원하는 연결들을 제공한다는 것을 인식할 것이다. 이와 같이, 레이아웃 후 처리(215)는 (도 6b에서 미음영 박스(unshaded box)에 의해 나타낸) 설계로부터 제4 비아(333)를 제거할 것이다.
이러한 분석은 또한 도 6b에 예시된 바와 같이 다른 상황들에 유용하다. 예를 들어, 제2 관심 영역(417)이 제1 셀(301)로부터의 소스 영역, 제2 셀(405)로부터의 드레인 영역, 제3 셀(409)로부터의 소스 영역, 및 제4 셀(411)로부터의 소스 영역을 포함하는 경우에 유사한 분석이 수행될 수 있다. 이와 유사하게, 제2 관심 영역(417)이 제1 셀(301), 제2 셀(405), 및 제3 셀(409) 각각으로부터의 소스 영역, 및 제4 셀(411)로부터의 드레인 영역을 포함하는 경우 및 제2 관심 영역(417)이 제1 셀(301), 제2 셀(405), 및 제4 셀(411) 각각으로부터의 소스 영역 및 제3 셀로부터의 드레인 영역을 포함하도록 셀들이 배열되는 경우 유사한 분석이 수행될 수 있다.
도 6c는 제2 관심 영역(417)이 제1 셀(301)로부터의 소스 영역, 제2 셀(405)로부터의 드레인 영역, 제3 셀(409)로부터의 소스 영역, 및 제4 셀(411)로부터의 드레인 영역을 포함하는 다른 실시예를 예시한다. 본 실시예에서, 레이아웃 후 처리(215)는 제1 셀(301) 내의 제1 비아(329)를 분석하고 제3 셀(409) 내의 제2 비아(331)를 분석하여 상호 작용하는지 여부를 알 것이다. 그렇기 때문에, 레이아웃 후 처리(215)는 제1 셀(301) 내의 제1 비아(329)와 제3 셀(409) 내의 제2 비아(331)를 제4 슬롯 비아(607)에 병합할 것이다.
추가적으로, 레이아웃 후 처리(215)는 제2 셀(405) 내의 제3 비아(332)와 제4 셀(411) 내의 제4 비아(333)를 분석하여 서로 상호 작용하는지 여부 또는 제1 셀(301) 내의 제1 비아(329) 및 제3 셀(409) 내의 제2 비아(331)와 상호 작용하는지를 알 것이다. (예를 들어, 제1 무금속 연결부(335) 및 제2 무금속 연결부(337)를 통해) 제2 셀(405) 내의 제3 비아(332) 및 제4 셀(411) 내의 제4 비아(333)가 제3 셀(409) 내의 제2 비아(331)와 제1 셀(301) 내의 제1 비아(319)에 전기적으로 연결되기 때문에, 레이아웃 후 처리(215)는 제2 셀(405)의 제3 비아(332) 및 제4 셀(411)의 제4 비아(333)를 제거할 것이다.
본 실시예는 또한 추가적인 상황들에 유용하다. 예를 들어, 제2 관심 영역(417)이 제1 셀(301)로부터의 드레인, 제2 셀(405)로부터의 소스, 제3 셀(409)로부터의 드레인, 및 제4 셀(411)로부터의 소스를 포함하는 실시예에서, 유사한 병합 및 제거 분석이 수행될 수 있다.
도 6d는 제2 관심 영역(417)이 제1 셀(301)로부터의 드레인, 제2 셀(405)로부터의 소스, 제3 셀(409)로부터의 소스, 및 제4 셀(411)로부터의 드레인을 포함하는 다른 실시예를 예시한다. 본 실시예에서, 레이아웃 후 처리(215)는 제2 셀(405)로부터의 제2 비아(331) 및 제3 셀(409)로부터의 제2 비아(331)를 분석할 것이고, 이들 비아를 병합하는 다른 비아가 존재하지 않는다고 판정한다. 이와 같이, 이들 비아를 독자적으로 남겨질 것이다.
추가적으로, 레이아웃 후 처리(215)는 제1 셀(301) 내의 제4 비아(333) 및 제4 셀(411) 내의 제4 비아(333)를 분석할 것이다. (예를 들어, 제2 무금속 연결부(337)를 통해) 제1 셀(301) 내의 제4 비아(333)가 제2 셀(405) 내의 제2 비아(331)에 전기적으로 연결되기 때문에, 그리고 (예를 들어, 제3 셀 내의 제2 무금속 연결부(337)를 통해) 제4 셀(411)의 제4 비아(333)가 제3 셀(409) 내의 제2 비아(331)에 전기적으로 연결되기 때문에, 제1 셀(301) 내의 제4 비아(333) 및 제3 셀(409) 내의 제4 비아(333)는 설계로부터 제거된다.
본 실시예는 또한 추가적인 상황들에 유용하다. 예를 들어, 제2 관심 영역(417)이 제1 셀(301)로부터의 소스, 제2 셀(405)로부터의 드레인, 제3 셀(409)로부터의 드레인, 및 제4 셀(411)로부터의 소스를 포함하는 실시예에서, 유사한 제거 분석이 수행될 수 있다.
도 6e는 제2 관심 영역(417)이 제1 셀(301)로부터의 소스, 제2 셀(405)로부터의 소스, 제3 셀(409)로부터의 드레인, 및 제4 셀(411)로부터의 드레인을 포함하는 경우에 수행되는 레이아웃 후 처리(215)의 다른 실시예를 예시한다. 본 실시예에서, 레이아웃 후 처리(215)는 제1 셀(301) 내의 제1 비아(329), 제2 셀(405) 내의 제2 비아(331), 및 제3 셀(409) 내의 제3 비아(332)를 분석하고, 이들 모두가 서로 상호 작용한다고 판정할 것이다. 이와 같이, 제1 셀(301) 내의 제1 비아(329), 제2 셀 내의 제2 비아(331), 및 제3 셀(409) 내의 제3 비아(332)를 대체하기 위해 셀 모두를 가로지르는 하나의 대형 비아(609)가 사용될 수 있다.
본 실시예는 또한 추가적인 상황들에 유용하다. 예를 들어, 제2 관심 영역(417)이 제1 셀(301)로부터의 드레인, 제2 셀(405)로부터의 드레인, 제3 셀(409)로부터의 소스, 및 제4 셀(411)로부터의 소스를 포함하는 실시예에서, 비아들을 하나의 대형 비아(609)로 병합하는 유사한 분석이 수행될 수 있다.
도 6f는 제2 관심 영역(417)이 제1 셀(301)로부터의 소스, 제2 셀(405)로부터의 드레인, 제3 셀(409)로부터의 드레인, 및 제4 셀(411)로부터의 드레인을 포함하는 레이아웃에 레이아웃 후 처리(215)가 수행되는 또 다른 실시예를 예시한다. 본 실시예에서, 레이아웃 후 처리(215)는 제1 셀(301) 내의 제1 비아(329)를 분석하고 제3 셀(409) 내의 제3 비아(332)를 분석하여 상호 작용하는지 여부를 판정할 것이다. 이와 같이, 레이아웃 후 처리(215)는 이들 2개의 비아를 "L" 형상 비아(611)로 병합할 것이다.
추가적으로, 레이아웃 후 처리(215)는 또한 제2 셀(405) 내의 제3 비아(332)를 분석할 것이다. 그 분석에서, 레이아웃 후 처리(215)는 제2 셀(405) 내의 제3 비아(332)가 (예를 들어, 제1 셀(301) 내의 제1 무금속 연결부(335)를 통해) 제3 셀(409) 내의 제3 비아(332)와 상호 작용하며, 따라서 여분의 비아라고 판정할 것이다. 따라서, 레이아웃 후 처리(215)는 제2 셀(405) 내의 제3 비아(332)를 설계로부터 제거할 것이다.
본 실시예는 또한 추가적인 상황들에 유용하다. 예를 들어, 제2 관심 영역(417)이 제1 셀(301)로부터의 드레인, 제2 셀(405)로부터의 소스, 제3 셀(409)로부터의 드레인, 및 제4 셀(411)로부터의 드레인을 포함하는 실시예; 제2 관심 영역(417)이 제1 셀(301)로부터의 드레인, 제2 셀(405)로부터의 드레인, 제3 셀(409)로부터의 드레인, 및 제4 셀(411)로부터의 소스를 포함하는 실시예; 및 제2 관심 영역(417)이 제1 셀(301)로부터의 드레인, 제2 셀(405)로부터의 드레인, 제3 셀(409)로부터의 소스, 및 제4 셀(411)로부터의 드레인을 포함하는 실시예에 이러한 분석이 사용될 수 있다.
도 7a 내지 도 7g는 레이아웃 후 처리(215)에 의해 사용되어 전술된 병합 및 제거를 생성할 수 있는 단계별 프로세스의 일 실시예를 예시하기 시작한다. 도면에서의 상이한 문자들(예를 들어, 7a, 7b, 7c 등) 각각은 제2 관심 영역(417)의 상이한 조합을 나타내고, 상이한 셀들은 점선에 의해 구별된다. 예를 들어, 도 7a는 제2 관심 영역(417)이 제1 셀(301)로부터의 소스, 제2 셀(405)로부터의 소스, 제3 셀로부터의 소스(409), 및 제4 셀(411)로부터의 소스를 포함하는 시작점을 예시하고; 도 7b는 제2 관심 영역(417)이 제1 셀(301)로부터의 드레인, 제2 셀(405)로부터의 소스, 제3 셀(409)로부터의 소스, 및 제4 셀(411)로부터의 소스를 포함하는 시작점을 예시하고; 도 7c는 제2 관심 영역(417)이 제1 셀(301)로부터의 드레인, 제2 셀(405)로부터의 소스, 제3 셀(409)로부터의 소스, 및 제4 셀(411)로부터의 드레인을 포함하는 시작점을 예시하고; 도 7d는 제2 관심 영역(417)이 제1 셀(301)로부터의 드레인, 제2 셀(405)로부터의 소스, 제3 셀(409)로부터의 드레인, 및 제4 셀(411)로부터의 소스를 포함하는 시작점을 예시하고; 도 7e는 제2 관심 영역(417)이 제1 셀(301)로부터의 소스, 제2 셀(405)로부터의 소스, 제3 셀(409)로부터의 드레인, 및 제4 셀(411)로부터의 드레인을 포함하는 시작점을 예시하고; 도 7f는 제2 관심 영역(417)이 제1 셀(301)로부터의 드레인, 제2 셀(405)로부터의 드레인, 제3 셀(409)로부터의 드레인, 및 제4 셀(411)로부터의 소스를 포함하는 시작점을 예시하고; 그리고 도 7g는 제2 관심 영역(417)이 제1 셀(301)로부터의 드레인, 제2 셀(405)로부터의 드레인, 제3 셀(409)로부터의 드레인, 및 제4 셀(411)로부터의 드레인을 포함하는 시작점을 예시한다.
일 실시예에서, (도 15에 대해 이후 프로세스 흐름도 형태로 요약되는) 프로세스 흐름(1500)은 제1 마커(marker) 층(701)의 부분들, 제2 마커 층(702)의 부분들, 및 제3 마커 층(703)의 부분들을 설계 상에 배치하는 제1 단계(1501)를 시작한다. 제1 마커 층(701), 제2 마커 층(702), 및 제3 마커 층(703)은 물리적 층들이 아니라, 대신에 비아들이 병합 또는 제거들을 위해 분석될 수 있도록 (후술되는 바와 같이) 사용자가 다양한 비아들 주변의 상호 작용을 판정하게 허용하는 설계 층들을 나타낸다. 제1 마커 층(701)의 부분들, 제2 마커 층(702)의 부분들, 및 제3 마커 층(703)의 부분들의 배치는 제1 마커 층(701)의 부분들, 제2 마커 층(702)의 부분들, 및 제3 마커 층(703)의 부분들을 자신의 개별 요소들 위에 (톱다운 뷰에서) 놓음으로써 수행된다.
일 실시예에서, 제1 마커 층(701)은 제1 마커 층(701) 내의 비아들과 제2 마커 층(702) 내의 비아들 사이의 상호 작용을 지시할 수 있도록 사이즈 조정된다. 일 실시예에서, 제1 마커 층(701)은 약 20nm와 같이 약 15nm와 약 25nm 사이의 제1 폭(W1) 및 약 15nm와 약 25nm 사이의 제1 길이(L1)를 갖도록 사이즈 조정된다. 특정 실시예에서, 제1 마커 층(701)은 20nm의 제1 길이(L1) 및 20nm의 제1 폭(W1)을 갖는다. 그러나, 임의의 적절한 치수들이 제1 마커 층(701)에 대체 사용될 수 있다.
제1 마커 층(701)은 전원 레일(323) 및 접지 레일(325) 아래 있는 게이트 전극(317), 제1 셀 경계 컨덕터(319), 제2 셀 경계 컨덕터(321), 제3 셀 경계 컨덕터(318), 및 제4 셀 경계 컨덕터(320)에 위치하는 비아 랜드들(via lands)(예를 들어, 여기서 비아들은 아래 있는 구조물과 접촉함) 위에 배치된다. 일관성 및 명확성을 위해, (예를 들어, 도 4a에 명확히 알 수 있음에도 불구하고) 접지 레일(325) 및 전원 레일(323)은 도 7a 내지 도 7g에 예시되지 않고, 제1 셀 경계 컨덕터(319), 제2 셀 경계 컨덕터(321), 제3 셀 경계 컨덕터(318), 및 제4 셀 경계 컨덕터(320)의 전문 용어(terminology)는 이들 경계가 제1 셀 행(401) 및 제2 셀 행(403)의 배치 중에 이미 병합되어 있는 경우에도 이들이 어느 셀에 위치하는지를 지시하도록 유지된다.
(제2 관심 영역(417) 내에 위치한 4개의 소스 영역을 갖는) 도 7a에 예시된 제2 관심 영역(417)을 보면, 전원 레일(323) 및 접지 레일(325) 아래에 있는 게이트 전극(317), 제1 셀 경계 컨덕터(319), 제2 셀 경계 컨덕터(321), 제3 셀 경계 컨덕터(318), 및 제4 셀 경계 컨덕터(320)에 위치한 비아 랜딩들이 존재하지 않는다. 이와 같이, 이러한 구성에서, 제2 관심 영역(417) 내의 구조물들 중 어느 하나에 제1 마커 층(701)의 배치가 존재하지 않는다.
제2 관심 영역(417) 내에 위치한 1개의 드레인 및 3개의 소스 영역을 갖는 도 7b를 보면, 전원 레일(323) 및 접지 레일(325) 아래에 있는 게이트 전극(317), 제1 셀 경계 컨덕터(319), 제2 셀 경계 컨덕터(321), 제3 셀 경계 컨덕터(318), 및 제4 셀 경계 컨덕터(320)에 위치한 단일 비아(예를 들어, 제1 셀(301)로부터의 제4 비아(333))가 존재한다. 이와 같이, 제1 마커 층(701)은 제4 비아(333) 위에 배치된다.
드레인 영역, 소스 영역, 소스 영역, 및 드레인 영역을 갖는 도 7c를 보면, 전원 레일(323) 및 접지 레일(325) 아래에 있는 게이트 전극(317), 제1 셀 경계 컨덕터(319), 제2 셀 경계 컨덕터(321), 제3 셀 경계 컨덕터(318), 및 제4 셀 경계 컨덕터(320)에 위치한 2개의 비아(예를 들어, 제1 셀(301)로부터의 제4 비아(333) 및 제4 셀(411)로부터의 제4 비아(333))가 존재한다. 이와 같이, 제1 마커 층(701)의 제1 부분이 제1 셀(301) 내의 제4 비아(333)에 배치되고, 제1 마커 층(701)의 제2 부분이 제4 셀(411) 내의 제4 비아(333)에 배치된다.
드레인 영역, 소스 영역, 드레인 영역, 및 소스 영역을 갖는 도 7d를 보면, 전원 레일(323) 및 접지 레일(325) 아래에 있는 게이트 전극(317), 제1 셀 경계 컨덕터(319), 제2 셀 경계 컨덕터(321), 제3 셀 경계 컨덕터(318), 및 제4 셀 경계 컨덕터(320)에 위치한 2개의 비아(예를 들어, 제1 셀(301)로부터의 제4 비아(333) 및 제3 셀(409)로부터의 제3 비아(332))가 존재한다. 이와 같이, 제1 마커 층(701)의 제1 부분이 제1 셀(301) 내의 제4 비아(333)에 배치되고, 제1 마커 층(701)의 제2 부분이 제3 셀(409) 내의 제3 비아(332)에 배치된다.
소스 영역, 소스 영역, 드레인 영역, 및 드레인 영역을 포함하는 제2 관심 영역(417)을 예시하는 도 7e를 보면, 전원 레일(323) 및 접지 레일(325) 아래에 있는 게이트 전극(317), 제1 셀 경계 컨덕터(319), 제2 셀 경계 컨덕터(321), 제3 셀 경계 컨덕터(318), 및 제4 셀 경계 컨덕터(320)에 위치한 단일의 비아(예를 들어, 제3 셀(409) 내의 제3 비아(332) 및 제4 셀(411) 내의 제4 비아(333)로부터의 결합 비아)가 존재한다. 이와 같이, 제1 마커 층(701)의 단일 부분은 제3 셀 내의 제3 비아(332) 및 제4 셀(411) 내의 제4 비아(333)로부터 결합 비아 위에 배치된다.
드레인 영역, 드레인 영역, 드레인 영역, 및 소스 영역을 갖는 제2 관심 영역(417)을 예시하는 도 7f를 보면, 전원 레일(323) 및 접지 레일(325) 아래에 있는 게이트 전극(317), 제1 셀 경계 컨덕터(319), 제2 셀 경계 컨덕터(321), 제3 셀 경계 컨덕터(318), 및 제4 셀 경계 컨덕터(320)에 위치한 2개의 비아(예를 들어, 제3 셀(409) 내의 제3 비아(332) 및 결합된 제2 셀(405)의 제3 비아와 제1 셀(301)의 제4 비아(333))가 존재한다. 이와 같이, 제1 마커 층(701)의 제1 부분이 제3 셀(409) 내의 제3 비아(332) 위에 배치되고, 제1 마커 층(701)의 제2 부분이 결합된 제2 셀(405) 내의 제3 비아와 제1 셀(301)의 제4 비아(333) 위에 배치된다.
4개의 드레인 영역을 갖는 제2 관심 영역(417)을 예시하는 도 7g를 보면, 전원 레일(323) 및 접지 레일(325) 아래에 있는 게이트 전극(317), 제1 셀 경계 컨덕터(319), 제2 셀 경계 컨덕터(321), 제3 셀 경계 컨덕터(318), 및 제4 셀 경계 컨덕터(320)에 위치한 2개의 비아(예를 들어, 결합된 제1 셀(301) 내의 제4 비아(333)와 제2 셀(405) 내의 제3 비아(332) 및 결합된 제3 셀(409) 내의 제3 비아(332)와 제4 셀(411) 내의 제4 비아(333))가 존재한다. 이와 같이, 제1 마커 층(701)의 제1 부분이 결합된 제1 셀(301) 내의 제4 비아(333)와 제2 셀(405) 내의 제3 비아(332) 위에 위치하고, 제1 마커 층(701)의 제2 부분은 결합된 제3 셀(409) 내의 제3 비아(332)와 제4 셀(411) 내의 제4 비아(333) 위에 배치된다.
일단 제1 마커 층(701)이 전체 설계에 적용되었으면, 제2 마커 층(702)은 이러한 설계에 적용된다. 일 실시예에서, 제2 마커 층(702)은 제1 마커 층(701) 위에 놓인 비아들과 제2 마커 층(702) 위에 놓인 비아들 사이의 상호 작용을 지시하도록 사이즈 조정된다. 일 실시예에서, 제2 마커 층(702)은 약 40nm와 같이 약 35nm와 약 45nm 사이의 제2 폭(W2) 및 약 70nm와 약 90nm 사이의 제2 길이(L2)를 갖도록 사이즈 조정된다. 특정 실시예에서, 제2 마커 층(702)은 82nm의 제2 길이(L2) 및 40nm의 제2 폭(W2)을 갖는다. 그러나, 임의의 적절한 치수들이 제2 마커 층(702)에 대체 사용될 수 있다.
제2 마커 층(702)은 제1 셀(301), 제2 셀(405), 제3 셀(409), 및 제4 셀(411) 내의 제1 소스 영역(309), 제1 드레인 영역(311), 제2 소스 영역(313), 및 제2 드레인 영역(315) 위에 위치한 비아 랜드들(예를 들어, 여기서 비아들은 아래 있는 구조물과 접촉함) 위에 배치된다. 예를 들어, (제2 관심 영역(417) 내에 위치한 4개의 소스 영역을 갖는) 도 7a에 예시된 제2 관심 영역(417)을 보면, 제1 소스 영역(309), 제1 드레인 영역(311), 제2 소스 영역(313), 및 제3 드레인 영역(315)에 위치한 4개의 비아(예를 들어, 제1 셀(301) 내의 제1 비아(329), 제2 셀(405) 내의 제2 비아(331), 제3 셀(409) 내의 제2 비아(331), 및 제4 셀(411) 내의 제1 비아(329))가 존재한다. 이와 같이, 제2 마커 층(702)의 제1 부분은 제1 셀(301) 내의 제1 비아(329)에 위치하고, 제2 마커 층(702)의 제2 부분은 제2 셀(405) 내의 제2 비아(331)에 위치하고, 제2 마커 층(702)의 제3 부분은 제3 셀(409) 내의 제2 비아(331)에 위치하고, 제2 마커 층(702)의 제4 부분은 제4 셀(411) 내의 제1 비아(329)에 위치한다.
1개의 드레인 및 3개의 소스 영역을 포함하는 제2 관심 영역(417)을 예시한 도 7b를 보면, 제1 소스 영역(309), 제1 드레인 영역(311), 제2 소스 영역(313), 및 제2 드레인 영역(315)에 위치하는 3개의 비아(제2 셀(405) 내의 제2 비아(331), 제3 셀(409) 내의 제2 비아(331), 및 제4 셀(411) 내의 제1 비아(329))가 존재한다. 이와 같이, 제2 마커 층(702)의 제1 부분이 제2 셀(405) 내의 제2 비아(331)에 배치되고, 제2 마커 층(702)의 제2 부분이 제3 셀(409) 내의 제2 비아에 배치되고, 제2 마커 층(702)의 제3 부분이 제4 셀(411) 내의 제1 비아(329)에 배치된다.
드레인 영역, 소스 영역, 소스 영역, 및 드레인 영역을 포함하는 제2 관심 영역(417)을 예시하는 도 7c를 보면, 제1 소스 영역(309), 제1 드레인 영역(311), 제2 소스 영역(313), 및 제2 드레인 영역(315)에 위치하는 2개의 비아(예를 들어, 제2 셀(405) 내의 제2 비아(331) 및 제3 셀(409) 내의 제2 비아(331))가 존재한다. 이와 같이, 제2 마커 층(702)의 제1 부분이 제2 셀(405) 내의 제2 비아(331)에 배치되고, 제2 마커 층(702)의 제2 부분이 제3 셀(409) 내의 제2 비아(331)에 배치된다.
드레인 영역, 소스 영역, 드레인 영역, 및 소스 영역을 포함하는 제2 관심 영역(417)을 예시하는 도 7d를 보면, 제1 소스 영역(309), 제1 드레인 영역(311), 제2 소스 영역(313), 및 제2 드레인 영역(315)에 위치하는 2개의 비아(예를 들어, 제2 셀(405) 내의 제2 비아(331) 및 제4 셀(411) 내의 제1 비아(329))가 존재한다. 이와 같이, 제2 마커 층(702)의 제1 부분이 제2 셀(405) 내의 제2 비아(331)에 배치되고, 제2 마커 층(702)의 제2 부분이 제4 셀(411) 내의 제1 비아(329)에 배치된다.
소스 영역, 소스 영역, 드레인 영역, 및 드레인 영역을 포함하는 제2 관심 영역(417)을 예시하는 도 7e를 보면, 제1 소스 영역(309), 제1 드레인 영역(311), 제2 소스 영역(313), 및 제2 드레인 영역(315)에 위치하는 2개의 비아(예를 들어, 제1 셀(301) 내의 제1 비아(329) 및 제2 셀(405) 내의 제2 비아(331))가 존재한다. 이와 같이, 제2 마커 층(702)의 제1 부분이 제1 셀(301) 내의 제1 비아(329)에 배치되고, 제2 마커 층(702)의 제2 부분이 제2 셀(405) 내의 제2 비아(331)에 배치된다.
드레인 영역, 드레인 영역, 드레인 영역, 및 소스 영역을 갖는 제2 관심 영역(417)을 예시하는 도 7e를 보면, 제1 소스 영역(309), 제1 드레인 영역(311), 제2 소스 영역(313), 및 제2 드레인 영역(315)에 위치하는 단 하나의 비아(예를 들어, 제4 셀(411) 내의 제1 비아(329))가 존재한다. 이와 같이, 제2 마커 층(702)의 제1 부분이 제4 층(411) 내의 제1 비아(329)에 배치된다.
4개의 드레인 영역을 갖는 제2 관심 영역(417)을 예시하는 도 7g를 보면, 제1 소스 영역(309), 제1 드레인 영역(311), 제2 소스 영역(313), 및 제2 드레인 영역(315)에 위치하는 비아가 존재하지 않는다. 이와 같이, 제2 마커 층(702)은 도 7g에 임의의 비아들 위에 배치되지 않는다.
일단 제1 마커 층(701) 및 제2 마커 층(702)이 (전술된) 각자의 구조물들 위에 배치되었으면, 제3 마커 층(703)은 구조물들 중 어느 것이 레이아웃 후 처리(215)에서 더 처리되어야 하는지를 판정하기 위해 활용된다. 일 실시예에서, 제3 마커 층(703)은 매우 관련 있는 비아들이 서로 상호 작용한다고 지시하기에 충분한 제3 길이(L3)를 갖는 정사각형으로서 형상될 수 있다. 일 실시예에서, 제3 길이(L3)는 약 82nm와 같이 약 70nm와 약 90nm 사이에 있을 수 있다. 그러나, 임의의 다른 적절한 길이가 대체 활용될 수 있다.
그 후, 제3 마커 층(703)은 미리 배치된 제1 마커 층(701) 또는 제2 마커 층(702)의 부분들 중 하나 위에 배치된다. 도 7a 내지 도 7g에 설명된 실시예에서, 제3 마커 층(703)은 전도성 셀 경계들에 위치한 제1 마커 층(701)이 제3 마커 층(703)의 중심 내에 위치하도록 배치된다. 그러나, 임의의 적절한 배치가 대체 활용될 수 있다.
일단 제자리에 배치되면, 제1 마커 층(701) 및 제2 마커 층(702) 중 어느 것이 제3 마커 층(703) 내에 위치하는지를 판정하기 위해 수행된다. 제3 마커 층(703) 내에 함께 위치한 것들이 더 분석될 것이다. 다시 말하면, 제1 마커 층(701) 또는 제2 마커 층(702) 중 2 이상이 존재하면, 이들 구조물들은 함께 더 분석될 것이다. 제3 마커 층(703) 내에 위치하지 않는 것들은 이 프로세스 하에서 더 분석되지 않을 것이다.
제2 단계(1502)에서, 미리 제1 마커 층(701)에 놓여 있던 이들 비아를 식별하기 위해 수행되고, 또한 전원 레일(323) 또는 접지 레일(325)에 대한 교번 루트(alternate route)를 갖는다. 일 실시예에서, 제1 마커 층(701) 위에 놓인 비아들 각각은 제1 무금속 연결부(335) 또는 제2 무금속 연결부(337)를 향해 제1 거리(D1)만큼 확장될 수 있다. 일 실시예에서, 임의의 적절한 거리가 대체 선택될 수 있음에도 불구하고, 제1 거리(D1)는 약 30nm와 같이 약 50nm 미만이어서, 레이아웃 후 처리(215)를 수행하는 것으로부터 유해한 효과가 존재하지 않도록 선택된다. 제1 마커 층(701) 위에 놓인 확장 비아가 제1 무금속 연결부(335) 또는 제2 무금속 연결부(337)에 연장되면, 전원 레일(323) 또는 접지 레일(325)에 대한 교번 루트가 존재하고, 이 비아는 여분이다.
예를 들어, (도 7a가 제1 마커 층(701) 부분들을 갖지 않기 때문에) 도 7b를 보면, 도 7b에서의 제1 마커 층(701)은 제1 거리(D1) 내에 있는지 여부를 판정하기 위해 분석된다. 제1 셀 행(401)의 폭이 전체 설계에 적어도 일부 의존하고, 감소 기술을 이용하여 연속적으로 축소되고, 일부 경우에 제1 셀 행(401)이 360nm의 폭을 갖는 실시예에서 약 300nm 내지 약 500nm 사이에 있을 수 있는 동안, 제1 마커 층(701)은 제3 셀(409)의 제2 무금속 연결부(337) 및 제4 셀(411)의 제1 무금속 연결부(335)로부터 47nm만큼 떨어져서 위치할 수 있다. 이와 같이, 도 7b에서의 제1 마커 층(701)은 도 13a 내지 도 13g에 대해 이하 더 후술되는 바와 같이 제거될 수 있다. 도 7c 내지 도 7f를 보면, 유사한 분석이 수행되고, 제1 셀(301), 제2 셀(405), 제3 셀(409), 및 제4 셀(411) 내의 제1 무금속 연결부(335) 또는 제2 무금속 연결부(337) 중 하나의 제1 거리(D1) 내에 있는 제1 마커 층(701)의 이들 부분이 분석되어 제거될 수 있는지 여부를 판정한다.
그러나, 도 7g에서, 제1 마커 층(701)의 부분들은 제1 셀(301), 제2 셀(405), 제3 셀(409), 및 제4 셀(411) 내의 제1 무금속 연결부(335) 또는 제2 무금속 연결부(337) 중 하나의 제1 거리(D1) 내에 있지 않다. 특히, 제2 관심 영역(417) 내에 4개의 드레인 영역이 존재하는 경우, 제1 셀(301), 제2 셀(405), 제3 셀(409), 및 제4 셀(411) 내의 제1 무금속 연결부(335) 또는 제2 무금속 연결부(337) 중 모두는 제1 거리(D1)보다 멀리 위치한다. 이와 같이, 제1 마커 층(701)의 부분들은 제거를 위해 선택되지 않는다.
도 8a 내지 도 8g는 제2 마커 층(702) 위에 놓인 비아들과 병합될 수 있는 제1 마커 층(701) 위에 놓인 비아들이 식별되는, 제3 단계(1503)를 예시한다. 일 실시예에서, 제2 마커 층(702) 위에 놓인 비아들 각각은 확장되어 제외 구역(exclusion zone; 801)을 형성한다. 예를 들어, 도 8e에 예시된 실시예에서, 제1 셀(301) 내의 제1 비아(329) 및 제2 셀(405) 내의 제2 비아(331)는 확장되어 제외 구역(801)을 형성한다.
일 실시예에서, 제1 셀(301) 내의 제1 비아(329) 및 제2 셀(405) 내의 제2 비아(331)는 제1 마커 층(701) 위에 놓인 비아 사이의 상호 작용을 지시하도록 사이즈 조정된 제2 거리(D2)만큼 수평으로(예를 들어, 제1 셀 행(401)과 평행한 제1 방향(803)으로) 확장될 수 있다. 제2 마커 층(702) 부분 사이의 63nm 피치가 존재하는 일 실시예에서, 제1 셀(301) 내의 제1 비아(329) 및 제2 셀(4050 내의 제2 비아(331)는 약 40nm와 약 50nm 사이, 예를 들어 약 43nm의 제2 거리(D2)만큼 확장될 수 있다. 또한, 제2 마커 층(702) 위에 놓인 비아들 사이에 66nm의 피치가 존재하는 실시예에서, 제2 거리(D2)는 약 46nm일 수 있다.
또한, 제1 셀(301) 내의 제1 비아(329) 및 제2 셀(405) 내의 제2 비아(331)는 제3 거리(D3)만큼 수직(예를 들어, 제1 셀 행(401)과 직각인 제2 방향(805)으로) 확장될 수 있다. 일 실시예에서, 제3 거리(D3)는 수직 방향의 비아들 사이의 거리의 절반으로 설정될 수 있다. 예를 들어, 제2 셀(405) 내의 제2 비아(331)와 제4 셀(411) 내의 제1 비아(329)가 서로 2nm 이격된 도 8e에 예시된 실시예에서, 제3 거리(D3)는 1nm로 설정될 수 있다. 이와 같이, 제3 거리(D3)는 초기 설계 및 배치에 의해 적어도 부분적으로 설정될 것이지만, 일부 실시예에서, 제3 거리(D3)는 약 0nm와 약 5nm 사이, 예를 들어 약 1nm일 수 있다. 그러나, 제외 구역(801)을 형성하기 위해 임의의 적절한 거리가 활용될 수 있다.
도 8e에 예시된 실시예를 계속 설명하면, 일단 제외 구역이 제1 셀(301) 내의 제1 비아(329) 및 제2 셀(405) 내의 제2 비아(331)의 확장에 의해 생성되는 경우, 제외 구역 외부에 남아 있는 제1 마커 층(701)에 의해 식별된 이들 비아는 추가 병합을 위해 식별된다. 도 8e에 예시된 실시예에서, 제3 셀(409) 내의 제3 비아(332)와 제4 셀(411) 내의 제4 비아(333)로부터의 결합 비아가 식별된다.
추가적으로, 도 8g의 실시예에서, 제2 마커 층(702)에 의해 식별된 비아들이 존재하지 않는다. 이와 같이, (금지 존(801)이 존재하지 않기 때문에) 제1 마커 층(701)에 의해 식별된 비아들은 임의의 제외 구역(801)의 외부에 있다. 따라서, 제1 마커 층(701)에 의해 식별된 비아들은 병합을 위해 선택된다.
도 8f에 예시된 실시예에서 유사한 절차 후에, 제1 셀(301) 내의 제4 비아(333) 및 제2 셀(405) 내의 제3 비아(332)로부터의 결합 비아만이 제4 셀(411) 내의 제1 비아(329)의 확장에 의해 생성된 제외 구역(801)의 외부에 있는 것으로 식별된다. 제3 셀(409) 내의 제3 비아(332) 위의 제1 마커 층(701)은 제외 구역(801)에 접촉되어 제외 구역(801)의 외부에 있다고 식별되지 않는다. 추가적으로, 도 8g의 실시예에서, 제1 마커 층(701)에 의해 식별된 비아들이 존재하지 않는다. 도 8b 내지 도 8d에 예시된 실시예들의 나머지에서는 비아들의 전부가 생성된 제외 구역들에 위치하며, 이로써 이들 비아는 병합을 위해 선택되지 않는다. 예를 들어, 제1 셀(301) 내의 제4 비아(333) 상의 제1 마커 층(701)이 제2 셀(405) 내의 제2 비아(331)로부터 단지 11.5nm에 위치하거나(제1 마커 층(702)의 부분들 사이에 63nm 피치가 존재하는 실시예의 경우), 제2 마커 층(702)의 부분들 사이에 66nm 피치가 존재하는 경우 13nm에 위치하는 도 8b에 예시된 실시예에서, 제외 구역(801)은 제1 마커 층(701)과 접촉하고, 이로써 이들 비아는 병합을 위해 선택되지 않는다.
일단 비아들이 식별되었으면, 이 때 제외 구역들(801)은 이들의 목적을 달성했다. 이와 같이, 일 실시예에서, 제외 구역(801)은 전체 설계로부터 제거된다. 제외 구역들(801)을 형성하는데 사용되었던 비아들은 이들이 원래 사이즈로 복귀된다.
도 9a 내지 도 9g는 (전술된) 제3 단계(1403)에서 식별된 이들 비아가 제1 셀 행(401)과 평행인 제1 방향(803)으로 확장되어 제1 확장 구역들(901)을 형성하는, 프로세스에서의 제4 단계(1504)를 예시한다. 도 9g에 예시된 실시예를 보면, 이 단계에서, 제3 단계(1403)에서 식별된 비아들(예를 들어, 제2 셀(405) 내의 제3 비아(332)와 제1 셀(301) 내의 제4 비아(333)로부터의 결합 비아 및 제3 셀(409) 내의 제3 비아(332)와 제4 셀(411) 내의 제4 비아(333)로부터의 결합 비아)은 제1 셀 행(401)과 평행한 제1 방향(803)으로 약 25nm와 약 35nm 사이의, 예를 들어 약 31.5nm의 제4 거리(D4)만큼 각각 연장된다.
예를 들어, 일 실시예에서, 제4 거리(D4)의 사이즈는 폴리(poly)의 피치, 비아 사이즈, 및 위치들에 의해 결정될 수 있다. 일례에서, 도 9e에 예시된 실시예에서, 폴리 상의 비아 랜드들(예를 들어, 결합된 제3 셀(409) 내의 제3 비아와 제4 셀(411) 내의 제4 비아(333))은 결합된 제4 셀(411) 내의 제3 셀 경계 컨덕터(318)와 제3 셀(409) 내의 제1 셀 경계 컨덕터(319)의 중심에 위치한다. 본 실시예에서, 제4 거리(D4)는 예를 들어, 제4 셀(409) 내의 제1 셀 경계 컨덕터(319)와 제3 셀(409) 내의 게이트 전극(317) 사이의 피치의 절반으로 설정될 수 있다. 이와 같이, 2개의 폴리실리콘 영역 사이의 피치가 63nm인 실시예에서, 제4 거리(D4)는 31.5nm로 설정될 수 있다. 다른 방법으로, 피치가 66nm인 실시예에서, 제4 거리(D4)는 33nm로 설정될 수 있다. 그러나, 임의의 다른 적절한 거리가 대체 활용될 수 있다.
이와 유사하게, 도 9f에 예시된 실시예에서, 제2 셀(405) 내의 제3 비아와 제1 셀(301) 내의 제4 비아(333)로부터의 결합 비아(제3 단계(1403)에서 식별된 비아)는 또한 제1 셀 행(401)과 평행한 제1 방향(803)으로 제4 거리(D4)만큼 확장되어 제1 확장 구역(901)을 형성한다. 또한, 도 9e에 예시된 실시예에서, 제4 셀(411) 내의 제4 비아(333)와 제3 셀(409) 내의 제3 비아(332)로부터의 결합 비아(제3 단계(1403)에서 식별된 비아)는 제1 셀 행(401)과 평행한 제1 방향(803)으로 제4 거리(D4)만큼 확장된다.
도 9a 내지 도 9g는 또한 (전술된) 제3 단계(1403)에서 식별된 이들 비아가 제1 방향(803)과 반대이고, 제1 셀 행(401)과 평행인 제3 방향(906)으로 연장되어 제2 확장 구역(904)을 형성하는, 프로세스에서의 제5 단계(1505)를 예시한다. 도 9g에 예시된 실시예를 보면, 이 단계에서, 제3 단계(1403)에서 식별된 비아들(예를 들어, 제1 셀(301) 내의 제4 비아(333)와 제2 셀(405) 내의 제3 비아(333)로부터의 결합 비아 및 제3 셀(409) 내의 제3 비아(332)와 제4 셀(411) 내의 제4 비아(333)로부터의 결합 비아)은 제1 방향(803)과 반대이고 제1 셀 행(401)과 평행한 제3 방향(803)으로 약 25nm와 약 35nm 사이의, 예를 들어 약 31.5nm의 제5 거리(D5)만큼 각각 연장된다. 그러나, 임의의 적절한 거리가 대체 활용될 수 있다.
이와 유사하게, 도 9f에 예시된 실시예에서, 제2 셀(405) 내의 제3 비아와 제1 셀(301) 내의 제4 비아(333)로부터의 결합 비아(제3 단계(1403)에서 식별된 비아)는 또한 제1 방향(803)과 반대이고 제1 셀 행(401)과 평행한 제3 방향(906)으로 제5 거리(D5)만큼 확장되어 제2 확장 구역(904)을 형성한다. 또한, 도 9e에 예시된 실시예에서, 제3 셀(409) 내의 제3 비아(332)와 제4 셀(411) 내의 제4 비아(333)로부터의 결합 비아(제3 단계(1403)에서 식별된 비아)는 제1 방향(803)과 반대이고 제1 셀 행(401)과 평행한 제3 방향(906)으로 제5 거리(D5)만큼 확장된다.
도 10a 내지 도 10g는 제2 마커 층(702) 아래 놓인 비아 랜드들이 제1 셀 행(401)과 직각인 제2 방향(805)로 연장되어 제2 확장 구역(907)을 형성하는 제6 단계(1506) 및 제2 방향(805)과 반대이고 제1 셀 행(401)에 직각인 제4 방향(905)으로 연장되어 제4 확장 구역(909)을 형성하는 제7 단계(1507)를 예시한다. 도 10a에 예시된 실시예를 보면, 제2 마커 층(702)에 의해 식별된 비아들 각각(예를 들어, 제1 셀(301) 내의 제1 비아(329), 제2 셀(405) 내의 제2 비아(331), 제3 셀(409) 내의 제2 비아(331), 및 제4 셀(411) 내의 제1 비아(329))은 제2 방향(805)으로 약 15nm와 약 25nm 사이의, 예를 들어 약 21nm의 제6 거리(D6)만큼 확장된다. 이와 유사하게, 제1 셀(301) 내의 제1 비아(329), 제2 셀(405) 내의 제2 비아(331), 제3 셀(409) 내의 제2 비아(331), 및 제4 셀(411) 내의 제1 비아(329)는 또한 제4 방향(905)으로 약 15nm와 약 25nm 사이의, 예를 들어 약 21nm의 제7 거리(D7)만큼 확장된다. 그러나, 임의의 적절한 거리들이 대체 활용될 수 있다.
도 10b를 보면, 제2 셀(405) 내의 제2 비아(331), 제3 셀(409) 내의 제2 비아(331), 및 제4 셀(441) 내의 제1 비아(329)(이들 비아는 제2 마커 층(702)에 의해 식별됨)는 또한 제1 방향(805) 및 제4 방향(905)으로 확장된다. 도 10c를 보면, 제2 셀(405) 내의 제2 비아(331) 및 제3 셀(409) 내의 제2 비아(331)(이들 비아는 제2 마커 층(702)에 의해 식별됨)는 또한 제2 방향(805) 및 제4 방향(905)으로 확장된다. 도 10d를 보면, 제2 셀(405) 내의 제2 비아(331) 및 제4 셀(411) 내의 제1 비아(329)(이들 비아는 제2 마커 층(702)에 의해 식별됨)는 또한 제2 방향(805) 및 제4 방향(905)으로 확장된다. 도 10e를 보면, 제1 셀(301) 내의 제1 비아(329) 및 제2 셀(405) 내의 제2 비아(331)(이들 비아는 제2 마커 층(702)에 의해 식별됨)는 또한 제2 방향(805) 및 제4 방향(905)으로 확장된다. 최종적으로, 도 10f를 보면, 제4 셀(411) 내의 제1 비아(329)(이 비아는 제2 마커 층(702)에 의해 식별됨)는 또한 제2 방향(805) 및 제4 방향(905)으로 확장된다.
도 10a 내지 도 10g는 또한 확장 비아들 사이의 상호 작용이 분석되는, 프로세스에서의 제8 단계(1508)를 예시한다. 예를 들어, 도 10f에 예시된 실시예에서, (제1 방향(803)과 제3 방향(906) 모두로 연장되었던) 제3 셀(409) 내의 제3 비아(332)와 제4 셀(411) 내의 제4 비아(333)로부터의 결합 비아는 제1 마커 층(702)에 의해 식별된 비아들 중 어느 하나와 상호 작용하는지 여부를 판정하기 위해 분석되고, 제6 단계(1506) 또는 제7 단계(1507)에서 확장된다. 일 실시예에서, 제3 셀(409) 내의 제3 비아(332) 및 제4 셀(411) 내의 제4 비아(333)로부터의 확장 결합 비아가 제1 셀(301) 내의 확장 제1 비아(329)와 제2 셀(405) 내의 확장 제2 비아(331)와 중첩하는지 여부를 판정함으로써 상호 작용을 알 수 있다. 다시 말하면, 비아들은 확장 구역들(예를 들어, 제1 확장 구역(901), 제2 확장 구역(904), 제3 확장 구역(907), 또는 제4 확장 구역(909)) 중 어느 하나가 중첩되면 상호 작용한다.
일 실시예에서, 제8 단계(1508)는 일련의 서브 단계들로 분해될 수 있다. 예를 들어, 제1 서브 단계에서, 제4 단계(1504)의 확장부들(예를 들어, 제1 확장 구역들(901))이 제6 단계(1506)의 확장부들(예를 들어, 제3 확장 구역들(907))과 상호 작용하는지 여부를 판정하기 위해 분석된다. 추가적으로, 제4 단계(1504)로부터의 확장부들(예를 들어, 제1 확장 구역들(901))이 제7 단계(1507)로부터의 확장부들(예를 들어, 제4 확장 구역들(909))과 상호 작용하는지 여부를 판정하기 위해 분석된다.
제2 서브 단계에서, 제5 단계(1505)의 확장부들(예를 들어, 제2 확장 구역들(903))이 제6 단계(1506)의 확장부들(예를 들어, 제3 확장 구역들(907))과 상호 작용(예를 들어, 중첩)하는지 여부를 판정하기 위해 분석된다. 이와 유사하게, 제5 단계(1505)의 확장부들(예를 들어, 제2 확장 구역들(903))이 제7 단계(1507)의 확장부들(예를 들어, 제4 확장 구역들(909))과 상호 작용하는지 여부를 판정하기 위해 분석된다.
제3 서브 단계에서, 제56단계(1506)의 확장부들(예를 들어, 제3 확장 구역들(907))이 제4 단계(1504)의 확장부들(예를 들어, 제1 확장 구역들(901))과 상호 작용(예를 들어, 중첩)하는지 여부를 판정하기 위해 분석된다. 이와 유사하게, 제6 단계(1506)의 확장부들(예를 들어, 제3 확장 구역들(907))이 제5 단계(1505)로부터의 확장부들(예를 들어, 제2 확장 구역들(903))과 상호 작용하는지 여부를 판정하기 위해 분석된다.
제4 서브 단계에서, 제7단계(1507)의 확장부들(예를 들어, 제4 확장 구역들(909))이 제4 단계(1504)의 확장부들(예를 들어, 제1 확장 구역들(901))과 상호 작용하는지 여부를 판정하기 위해 분석된다. 이와 유사하게, 제7 단계(1507)의 확장부들(예를 들어, 제4 확장 구역들(909))이 제5 단계(1505)로부터의 확장부들(예를 들어, 제2 확장 구역들(903))과 상호 작용하는지 여부를 판정하기 위해 분석된다.
도 10f는 제2 셀(405) 내의 제3 비아(332)와 제1 셀(301) 내의 제4 비아(333)로부터의 결합 비아에 대해 수행된 이러한 분석을 예시한다. 특히, 제2 셀(405) 내의 제3 비아(332)와 제1 셀(301) 내의 제4 비아(333)로부터의 결합 비아로부터의 제1 확장 구역(901)이 제4 셀(411) 내의 제1 비아(329)로부터의 제3 확장 구역(907)과 중첩되는지 여부를 판정함으로써 제2 셀(405) 내의 제3 비아(332)와 제1 셀(301) 내의 제4 비아로부터의 결합 비아는 예를 들어 제4 셀(411) 내의 제1 비아(329)와의 상호 작용을 위해 분석된다. 도 10f에 예시된 바와 같다.
나머지 실시예들에서 유사한 프로세스가 실시된다. 특히, 전술되지 않은 나머지 도면들(도 10a 내지 도 10d, 및 도 10g)의 실시예들에서, (확장된 바와 같은) 비아들의 각각이 개별적으로 분석된다. 그러나, 이들 실시예에서, 다양한 확장 구역 사이의 상호 작용이 존재하지 않는다.
도 11a 내지 도 11g는 병합 비아 형상들이 제8 단계(1508)에서 식별된 상호 작용들에 기반하여 식별되는 제9 단계(1509)를 예시한다. 예를 들어, 제1 서브 단계, 제2 서브 단계, 제3 서브 단계, 또는 제4 서브 단계가 상호 작용을 식별하는 (전술된) 실시예에서, 비아들 및 이들의 중첩 확장 영역들은 "L" 형상(1101)을 형성한다. 그러나, 병합 비아 형상들은 그렇지 않다.
예를 들어, 도 11f에 예시된 실시예에서, 제1 서브 단계와 제3 서브 단계 모두는 상호 작용이 존재한다고 식별한다. 특히, 제1 서브 단계는 제4 단계(1504)의 확장부들(예를 들어, 제1 확장 구역들(901))과 제6 단계(1506)의 확장부들(예를 들어, 제3 확장 구역들(907)) 사이의 상호 작용(예를 들어, 중첩)이 존재하는지 여부를 분석한다. 존재하는 바와 같이, "L" 형상(1101)이 생성되는데, 여기서 "L" 형상(1101)은 상호 작용하는 확장 구역들과 함께 상호 작용하는 비아들을 포함한다. 도 11f에 예시된 실시예에서, "L" 형상은 제4 셀(411) 내의 제1 비아(329), 제4 셀(411) 내의 제1 비아(329)로부터의 제3 확장 구역(907), 제2 셀(405) 내의 제3 비아(332)와 제1 셀(301) 내의 제4 비아(333)로부터의 결합 비아, 및 제2 셀(405) 내의 제3 비아(332)와 제1 셀(301) 내의 제4 비아(333)로부터의 결합 비아로부터의 제1 확장 구역(901)을 포함한다.
이와 유사하게, 도 11e를 보면, 제9 단계(1509)에서 유사한 분석이 수행된다. 예를 들어, 도 10e에 예시된 실시예를 되돌아 보면, 이러한 분석은 제4 단계(1504)에서의 확장부(예를 들어, 제1 확장 구역들(901))와 제7 단계(1507)에서의 확장부(예를 들어, 제4 확장 구역들(909)) 사이의 상호 작용이 존재한다고 판정한다. 추가적으로, 제5 단계(1505)에서의 확장부(예를 들어, 제2 확장 구역들(903))와 제7 단계(1507)의 확장부(예를 들어, 제4 확장 구역들(909)) 사이의 상호 작용이 존재한다. 이와 같이, 생성된 다수의 "L" 형상들(1101)이 존재하는데, 제3 셀(409) 내의 제3 비아(332)와 제4 셀(411) 내의 제4 비아(333)로부터의 결합 비아로부터 "L" 형상들(1101) 중 하나는 "L" 형상들(1101) 중 다른 하나와 중첩된다.
도 12a 내지 도 12g는 결합 형상들(예를 들어, "L" 형상들(1101)) 중 어느 하나가 서로 상호 작용하는지 여부를 판정하기 위한 제10 단계(1510)를 예시한다. 예를 들어, 도 12e에 예시된 실시예에서, 서로 중첩함으로써, 상호 작용하는지 여부를 판정하기 위해 분석되는 "L" 형상들(1101) 중 2개가 존재한다. 본 실시예에서, 제3 셀(409) 내의 제3 비아(332)와 제4 셀(411) 내의 제4 비아(333)로부터의 결합 비아 위에 중첩된 2개의 "L" 형상(1101)이 존재한다.
상호 작용한다고 판정된 도 12e에 예시된 "L" 형상들(1101)과 같은 다수의 형상이 존재하면, 다수의 형상을 단일의 형상(1201)로 병합함으로써 프로세싱(예를 들어, 포토리소그래피 마스킹 및 식각)을 더 간단히 만들기 위해 추가적인 단계가 취해질 수 있다. 도 12에 예시된 실시예에서, 2개의 "L" 형상(1101)이 단일의 형상(1201)으로 병합될 수 있고, 2개의 "L" 형상들(1101)에 의해 둘러싸인 임의의 영역이 채워질 수 있다. 예를 들어, (명확성을 위해 2개의 "L" 형상들(1101)이 도 12e 내에 남아 있음에도 불구하고) 2개의 "L" 형상들(1101)은 함께 병합되고 채워져서 직사각형의 단일 형상(1201)을 형성할 수 있다.
일단 병합 프로세스가 종료되면, 제1 확장 구역(901), 제2 확장 구역(903), 제3 확장 구역(907), 및 제4 확장 구역(909)이 설계로부터 제거된다. 제1 확장 구역(901), 제2 확장 구역(903), 제3 확장 구역(907), 및 제4 확장 구역(909)을 제거함으로써, 병합되지 않은 비아들은 추가적인 분석을 위해 자신의 정상 형상으로 복귀된다.
도 13a 내지 도 13g는 제2 마커 층(702)에 의해 식별된 (제10 단계(1510)에 병합되지 않은) 비아들이 홀로 남겨지거나, 함께 병합되거나, 또는 완전히 제거되는 제11 단계(1511)를 예시한다. 일 실시예에서, 제11 단계(1511)는 우선 제12 마커 층(702)에 의해 식별된 비아들을 제2 방향(805)으로 제8 거리(D8)만큼 확장되어 제5 확장 구역들(1301)을 형성하고, 제2 마커 층(702)에 의해 식별된 비아들을 제4 방향(905)으로 제9 거리(D9)만큼 확장되어 제6 확장 구역들(1303)을 형성함으로써 개시될 수 있다. 일 실시예에서, 제8 거리(D8)는 약 0nm와 약 5nm 사이, 예를 들어 약 1nm일 수 있고, 제9 거리(D9)는 약 0nm와 약 5nm 사이, 예를 들어 약 1nm일 수 있다.
예를 들어, 도 13a에 예시된 실시예에서, 제1 셀(301) 내의 제1 비아(329), 제2 셀(405) 내의 제2 비아(331), 제3 셀(409) 내의 제2 비아(331), 및 제4 셀(411) 내의 제1 비아(329)는 모두 제2 방향(805) 및 제4 방향(905)으로 연장된다. 제1 셀(301) 내의 제1 비아(329)로부터의 제5 확장 구역(1301)이 제3 셀(409) 내의 제2 비아(331)로부터의 제6 확장 구역(1304)과 중첩되거나 이에 연결됨에 따라, 이러한 확장은 제1 셀(301) 내의 제1 비아(329)와 제3 셀(409) 내의 제2 비아(331) 사이의 갭을 메울 것이고, 제1 셀(301) 내의 제1 비아(329)와 제3 셀(409) 내의 제2 비아(331)가 병합된다. 이와 유사하게, 제2 셀(405) 내의 제2 비아(331)와 제4 셀(411) 내의 제1 비아(329) 사이의 갭이 매워지고, 제2 셀(405) 내의 제2 비아(331)와 제4 셀(411) 내의 제1 비아(329)는 병합된다. 제2 셀(405) 내의 제2 비아(331)이 20nm×40nm이고, 제4 셀(411)의 제1 비아(329) 또한 20nm×40nm인 실시예에서, 새로운 병합 셀은 20nm×82nm이다.
도 13b에 예시된 실시예를 보면, 제2 셀(405) 내의 제2 비아(331), 제3 셀(409) 내의 제2 비아(331), 및 제4 셀(411) 내의 제1 비아(329)는 모두 제8 거리(D8) 및 제9 거리(D9)만큼 확장된다. 이와 같이, 제2 셀(405) 내의 제2 비아(331)와 제4 셀(411) 내의 제1 비아(329) 사이의 갭이 매워지고, 제2 셀(405) 내의 제2 비아(331)와 제4 셀(411) 내의 제1 비아(329)는 병합된다.
도 13c에 예시된 실시예를 보면, 제2 셀(405) 내의 제2 비아(331), 및 제3 셀(409) 내의 제2 비아(331)는 제8 거리(D8) 및 제9 거리(D9)만큼 확장된다. 그러나, 메어진 갭이 존재하지 않기 때문에, 제2 셀(405) 내의 제2 비아(331) 및 제3 셀(409) 내의 제2 비아(331)는 병합 없이 단순히 확장된다.
도 13d에 예시된 실시예를 보면, 제2 셀(405) 내의 제2 비아(331) 및 제4 셀(411) 내의 제1 비아(329)는 제8 거리(D8) 및 제9 거리(D9)만큼 확장된다. 이와 같이, 제2 셀(405) 내의 제2 비아(331)와 제4 셀(411) 내의 제1 비아(329) 사이에 위치한 갭이 매워지고, 제2 셀(405) 내의 제2 비아(331)와 제4 셀(411) 내의 제1 비아(329)는 단일 비아로 병합된다.
도 13a 내지 도 13g는 또한 제1 마커 층(701)에 의해 식별된 여분의 불필요한 비아들이 제거되는 제12 단계(1512)를 예시한다. 일 실시예에서, 원래 비아들의 사이즈보다 큰 거리만큼 비아들을 수축시킴으로써 제거가 수행된다. 예를 들어, 원래 비아들이 20nm×40nm의 사이즈를 갖고 있던 실시예에서, 비아들의 사이즈를 20nm만큼 감소시킴으로써 비아들은 제2 방향(805) 또는 제4 방향(905)으로 사이즈 조정될 수 있다. 이와 같이, 병합되지 않고 자신의 원래 사이즈를 갖는 임의의 비아들은 전체 설계로부터 효과적으로 제거된다.
추가적으로, 제12 단계(1412)에서, 비아들의 제거 후에, (통합되어 원래 사이즈보다 더 큰 사이즈를 갖는) 남은 비아들은 이들을 제12 단계(1412) 이전의 사이즈로 복귀하기 위해 동일한 거리만큼 확장된다. 이와 같이, 제12 단계(1412)는 통합되지 않은 여분의 비아들을 제거할 것이지만, 그 밖의 다른 비아들을 자신의 원래 사이즈로 복귀시킬 것이다.
일례로서, 도 13b에 예시된 실시예에서, 제1 셀(301) 내의 제4 비아(333)(예를 들어, 도 12b 참조)는 자신의 사이즈만큼 사이즈가 감소된다. 예를 들어, 제1 셀(301) 내의 제4 비아(333)가 20nm의 원래 사이즈를 가지면, 제1 셀(301) 내의 제4 비아(333)는 적어도 20nm만큼 감소되고, 설계로부터 제1 셀(301) 내의 제4 비아(333)를 효과적으로 제거한다.
그러나, 도 13b에 예시된 실시예를 계속 보면, 제2 셀(405) 내의 병합 제2 비아(331) 및 제4 셀(411) 내의 제1 비아(329)는 적어도 20nm만큼 수축될 것이다. 그러나, 이들 비아는 이미 병합되어 있기 때문에, 수축은 제2 셀(405) 내의 병합 제2 비아(331) 및 제4 셀(441) 내의 제1 비아(329)를 제거하지 않는다. 그 후, 확장이 수행되는 경우, 제2 셀(405) 내의 병합 제2 비아(331) 및 제4 셀(411) 내의 제1 비아(329)는 자신의 원래 사이즈로 복귀할 것이다.
도 13d의 실시예에서, 제1 셀(301) 내의 제4 비아(333) 및 제3 셀(409) 내의 제3 비아(332)를 제거하기 위해 유사한 프로세싱이 수행될 수 있다. 추가적으로, 도 13c에 예시된 실시예에서, 제12 단계(1412)는 제1 셀(301) 내의 제4 비아(333) 및 제4 셀(411) 내의 제4 비아(333)를 제거하기 위해 사용될 수 있다.
도 14a 내지 도 14g는 제13 단계(1513)를 예시하는데, 이는 제12 단계(1412)에서 갭들을 메운 후에 병합 비아들을 원래 사이즈로 사이즈 재조정할 것이다. 일 실시예에서, 병합 비아들은 비아들의 병합 부분을 그대로 보유하면서, 병합 중에 확장되는 것과 동일한 거리만큼 감소될 수 있다. 이와 같이, 제12 단계(1512)가 제3 방향(906) 및 제4 방향(905)으로 1nm의 확장부를 사용했던 일 실시예에서, 제13 단계(1513)는 병합 비아들의 사이즈를 제2 방향(805) 및 제4 방향(905)으로 1nm만큼 감소시킨다. 그러나, 임의의 적절한 사이즈 감소가 대체 활용될 수 있다.
예를 들어, 도 14a에 예시된 실시예에서, (제1 셀(301) 내의 제1 비아(329)와 제3 셀(409) 내의 제2 비아(331)로부터의 병합 비아들 및 제2 셀(405) 내의 제2 비아(331)와 제4 셀(411)로부터의 제1 비아(329)로부터의 병합 비아로부터) 병합 비아들은 자신의 원래 사이즈로 사이즈 감소될 것이다. 병합 비아가 20nm×82nm인 특정 실시예에서, 이러한 감소는 비아를 20nm×80nm로 복귀시킬 것이다.
이와 유사하게, 도 11b에 예시된 실시예에서의 병합 비아(제2 셀(405) 내의 제2 비아와 제3 셀(409) 내의 제2 비아(331)로부터의 병합 비아) 및 도 11d에 예시된 실시예에서의 병합 비아(제2 셀(405) 내의 제2 비아(441)와 제4 셀(411) 내의 제1 비아(329)로부터의 병합 비아)는 또한 원래 사이즈로 사이즈가 감소될 수 있다. 그러나, 비아들의 병합 부분은 (점선으로 강조된 병합 부분(1401)에 의해 도 14a에서 표현된 바와 같이) 유지된다.
도 14a 내지 도 14g는 또한 통합 비아들이 제1 셀(301), 제2 셀(405), 제3 셀(409), 및 제4 셀(411)의 설계들로 통합되는 제13 단계(1513)를 예시한다. 예를 들어, 레이아웃 후 처리(215)에 의해 병합되거나 변형된 통합 비아들은 전체 설계로 다시 완전히 통합된다.
추가적으로, 이러한 스테이지에서, 일단 통합 비아들이 설계로 다시 통합되면, 제1 마커 층(701), 제2 마커 층(702), 및 제3 마커 층(703)은 제거될 수 있다. 이러한 제거에 의해, 제1 마커 층(701), 제2 마커 층(702), 및 제3 마커 층(703)은 최종 설계에 통합되지 않지만, 최종 설계를 판정하는 것을 돕기 위해 활용되었다.
도 15는 도 7a 내지 도 14g에 관해 전술된 바와 같이 레이아웃 후 처리(215)의 일 실시예를 위한 프로세스 흐름(1500)을 예시한다. 제1 단계(1501)에서, 제1 마커 층(701), 제2 마커 층(702), 및 제3 마커 층(703)이 배치된다. 제2 단계(1502)에서, 전원 레일(323) 또는 접지 레일(325)에 대한 교번 루트가 존재하는지 여부를 판정하기 위해 제2 마커 층(702)에 의해 식별된 비아들이 분석된다. 제3 단계(1503)에서, 제2 마커 층(702)에 의해 식별된 비아들과 병합될 수 있는 제1 마커 층(701) 아래 놓인 비아들의 아이덴티피케이션(identification)이 식별된다.
제4 단계(1504)에서는 제1 확장 구역(901)이 생성되고, 제5 단계(1505)에서는 제2 확장 구역(903)이 생성된다. 추가적으로, 제6 단계(1506)에서는 제3 확장 구역(907)이 생성되고, 제7 단계(1507)에서는 제4 확장 구역(909)이 생성된다. 제8 단계(1508)에서, 확장 구역들이 분석된다. 제9 단계(1509)에서, 확장 구역들로부터 형상들이 식별된다. 제10 단계(1510)에서, 형상들이 병합된다.
제11 단계(1511)에서, 남은 비아들은 비아들을 병합하기 위해 사이즈 조정된다. 제12 단계(1512)에서, 여분의 비아들을 제거하기 위해 비아들이 사이즈 조정된다. 제13 단계(1513)에서, 비아들은 사이즈 재조정되어 설계에 통합되고, 마커 층들(예를 들어, 제1 마커 층(701), 제2 마커 층(702), 및 제3 마커 층(703))은 제거된다.
전술된 바와 같이 레이아웃 후 처리(215)를 수행함으로써, 이웃 셀들 사이의 간섭을 방지하는 것을 돕는 셀 경계 컨덕터들에 대한 전기적 연결을 여전히 유지하면서, 셀들의 어버트먼트 주변의 혼잡은 전체 설계의 추가적인 수축을 방지하지 않도록 완화될 수 있다. 이와 같이, 레이아웃 후 처리(215)는 더 효율적인 프로세스를 위해 (도입되었던) 추가적인 폴리 피치가 회피되게 허용한다.
도 16a 내지 도 24는 셀 행(예를 들어, 제1 셀 행(401) 및 제2 셀 행(403)) 내에 개별적인 셀들이 배치되는 경우, 비아들은 인접한 셀로 연장될 수 있도록 비아들이 전원 레일들(323) 및/또는 접지 레일들(325)을 가로질러 실질적으로 연장될 수 있는 셀 레이아웃들에 대한 처리를 수행하는 레이아웃 후 처리(215)의 다른 실시예를 예시한다. 예를 들어, 도 16a에 예시된 실시예를 보면, 제1 셀(301) 내의 제1 비아(329)는 접지 레일(325)을 가로질러 연장되며, 이로써 실질적으로 제1 셀(301)의 셀 경계를 가로질러 제3 셀(409)로 연장된다. 이와 유사하게, 제3 셀(409) 내의 제2 비아(331)는 또한 제3 셀(409) 내의 제2 비아(331)가 제1 셀(301) 내의 제1 비아(329)와 중첩되도록 제3 셀(409)의 셀 경계를 가로질러 연장될 것이다. 추가적으로, 제2 셀(405) 및 제4 셀(411)을 보면, 제2 셀(405) 내의 제2 비아(331) 및 제4 겔(411) 내의 제1 비아(329)는 또한 개별 셀들이 셀 행들에 위치할 때 중첩될 것이다.
일 실시예에서, 이러한 레이아웃에 대한 레이아웃 후 처리(215)를 수행하기 위해, 제1 마커 층(701)의 부분들, 제2 마커 층(702)의 부분들, 및 제3 마커 층(703)의 부분들을 설계 상에 배치함으로써 도 7a 내지 도 7g에 대해 전술된 바와 같이 제1 단계(1501)가 수행된다. 추가적으로, 제2 단계(1502)는 미리 제1 마커 층(701) 아래에 놓여 있던 이들 비아를 식별하기 위해 수행되고, 또한 전원 레일(323) 또는 접지 레일(325)에 대한 교번 루트를 갖는다.
도 17a 내지 도 17g는 셀 경계들을 가로질러 연장되는 비아들을 고려하는 변형된 제3 단계(1503')를 예시한다. 특히, 셀 경계들을 가로질러 연장되는 이들 비아에 관해, 이들 비아는 셀들 사이의 경계를 더 이상 가로지르지 않도록 사이즈 감소된다. 도 17a에 예시된 실시예에서, 제1 셀(301) 내의 제1 비아(329)는 일정 거리만큼 사이즈 감소되어 제1 셀(301)의 경계로 갖다 놓거나, 이를 가로질러 놓인다. 제1 비아(329)가 46nm의 수직 치수를 갖고, 제3 셀(409)를 가로질러 9nm 연장되는 특정 실시예에서, 제1 비아(329)는 제1 비아(329)가 제1 셀(301) 내에 있도록 9nm만큼 사이즈 감소되어 37nm의 수직 치수로 감소된다.
이와 유사하게, 도 17b에 예시된 실시예를 보면, 제3 셀(409) 내의 제2 비아(331), 제2 셀(405) 내의 제2 비아(331), 및 제4 셀(411) 내의 제1 비아(329)는 셀 경계를 가로질러 연장되지 않도록 사이즈 감소된다. 도 17c에 예시된 실시예를 보면, 제2 셀(405) 내의 제2 비아(331) 및 제3 셀(409) 내의 제2 비아(331)는 사이즈 감소된다. 도 17d에 예시된 실시예를 보면, 제2 셀(405) 내의 제2 비아(331) 및 제4 셀(411) 내의 제1 비아(329)는 사이즈 감소된다. 다음으로 도 17e에 예시된 실시예를 보면, 제1 셀(301) 내의 제1 비아(329) 및 제2 셀(405) 내의 제2 비아(331)는 사이즈 감소된다. 마지막으로, 도 17f에 예시된 실시예를 보면, 제4 셀(411) 내의 제1 비아(329)는 사이즈 감소된다.
일단 다양한 비아들이 사이즈 감소되면, 변형된 제3 단계(1503)의 나머지는 도 8a 내지 도 8g에 대해 전술된 바와 같이 수행될 수 있다. 특히, 제2 마커 층(702) 아래에 놓인 비아들과 병합될 수 있는 제1 마커 층(701) 아래에 놓인 비아들은 제외 구역들(801)을 형성함으로써 식별된다.
도 18a 내지 도 18g는 제4 단계(1504) 및 제5 단계(1505)를 예시한다. 특히, 제3 단계(1503)에서 식별된 이들 비아는 제1 방향(803) 및 제3 방향(906)으로 확장된다. 일 실시예에서, 제4 단계(1504) 및 제5 단계(1505)는 도 9a 내지 도 9g에 대해 전술된 바와 같이 수행될 수 있다.
도 19a 내지 도 19g는 제6 단계(1506) 및 제7 단계(1507)를 예시하는데, 여기서 제3 확장 구역들(907) 및 제4 확장 구역들(909)을 형성하여 확장된 비아들 사이의 상호 작용을 판정하기 위해 제2 마커 층(702) 아래에 놓인 비아 랜드들은 제2 방향(805)으로 연장되고, 또한 제4 방향(905)으로 연장된다. 그러나, 셀 경계를 가로질러 원래 연장되는 비아들이 이미 감소되었기 때문에, 이들 특정 비아들은 나머지 비아들과 상이한 양만큼 확장된다.
예를 들어, 도 19a에 예시된 실시예를 보면, 제1 셀(301) 내의 제1 비아(329)는, 예를 들어 (점선 박스들로 도 19a 내지 도 19g에 표현된) 제3 확장 구역들(907) 및 제4 확장 구역들(909)를 형성하기 위해 13nm 확장됨으로써 제2 방향(805) 및 제4 방향(905) 모두로 다른 비아들보다 더 적은 거리만큼 확장될 수 있다. 추가적으로, 남은 비아들은 더 큰 양, 예를 들어 23nm만큼 확장된다.
도 19a 내지 도 19g는 또한 확장 비아들 사이의 상호 작용이 분석되는 제8 단계(1508)를 예시한다. 특히, 확장 비아들이 이들의 확장 후에 서로 중첩되는지 여부에 의해 상호 작용들이 판정된다. 일 실시예에서, 제8 단계(1508)는 여러 변형예를 이용하여, 도 10a 내지 도 10g에 대해 전술된 바와 같이 수행될 수 있다. 특히, 제1 서브 단계 및 제2 서브 단계는 도 10a 내지 도 10g에 대해 전술된 바와 같이 수행될 수 있다.
그러나, 제3 서브 단계 및 제4 서브 단계는 사이즈 감소가 필요한 원래 비아들을 수용하기 위해 수정된다. 특히, 우선 제3 서브 단계를 보면, (제4 단계(1504) 내의) 제1 방향(803) 및 (제5 단계(1505) 내의) 제3 방향(906)으로 원래 확장되는 이들 비아는 항상 상호 작용하지 않도록 일정 양만큼 사이즈 감소된다. 일 실시예에서, 제1 방향으로 원래 확장되는 비아들은 일정 양, 예를 들어 8nm만큼 감소될 수 있다. 일단 비아들이 감소되었으면, 상호 작용들은 전술된 바와 같이 판정될 수 있다.
제4 서브 단계에서, (제4 단계(1504) 내의) 제1 방향(803) 및 (제5 단계(1505) 내의) 제3 방향(906)으로 원래 확장되는 이들 비아는 항상 상호 작용하지 않도록 일정 양만큼 사이즈 감소된다. 일 실시예에서, 제1 방향으로 원래 확장되는 비아들은 일정 양, 예를 들어 8nm만큼 감소될 수 있다. 일단 비아들이 감소되었으면, 상호 작용들은 전술된 바와 같이 판정될 수 있다.
도 20a 내지 도 20g는 병합 비아 형상들이 제8 단계(1508)에서 식별된 상호 작용들에 기반하여 식별되는 제9 단계(1509)를 예시한다. 일 실시예에서, 제9 단계(1509)는 도 11a 내지 도 11g에 대해 전술된 바와 같이 수행될 수 있다.
도 21a 내지 도 21g는 결합 형상들 중 어느 하나가 서로 상호 작용하는지 그리고 함께 병합될 수 있는지 여부를 판정하기 위한 제10 단계(1510)를 예시한다. 일 실시예에서, 제10 단계(1510)는 도 12a 내지 도 12g에 대해 전술된 바와 같이 수행될 수 있다.
도 22a 내지 도 22g는 제2 마커 층(702)에 의해 식별된 비아들이 홀로 남던지, 함께 병합되던지, 또는 제5 확장 구역들(1301) 및 제6 확장 구역들(1303)을 사용하여 완전히 제거되는 제11 단계(1511)를 예시한다. 본 실시예에서, 이미 병합되어 있는 비아들(예를 들어, 86nm와 98nm 사이의 수직 치수를 갖는 비아들)은 전원 레일[---] 아래 위치하며, 36nm의 수직 폭을 갖는 비아들은 수직 방향으로 0.01만큼 사이즈 조정된다.
그러나, 사이즈 제약 때문에, 이들 비아의 사이즈는 너무 많은 사이즈를 점유하여 개별 셀들 내의 다른 구조물들을 방해하지 않도록 제한될 수 있다. 이와 같이, 셀 경계를 넘어 연장되도록 치수들을 갖는 제2 마커 층(702)에 의해 식별된 비아들은 제거되고, 사이즈 재조정되었던 대체 비아가 자신의 자리에 놓인다. 예를 들어, 20nm×86nm의 원래 병합 치수를 가질 수 있는 비아들의 경우, 이들 비아는 20nm×74nm의 치수를 갖는 비아에 의해 대체될 수 있다. 이와 유사하게, 20nm×90nm의 치수들을 갖는 비아들은 20nm×74nm의 치수를 갖는 비아들로 대체될 수 있다. 이러한 사이즈 재조정은 비아들이 이들의 각각의 셀들로 더 연장되지 못하게 하고, 셀 설계의 나머지를 방해한다.
이와 유사하게, 병합도지 않은 비아들의 경우, 이들 비아는 이들의 원래 치수로 복귀되는지를 보장하기 위해 상향 사이즈 조정될 수 있다. 예를 들어, 20nm×36nm의 원래 치수를 갖는 비아들의 경우, 이들 비아는 20nm×46nm의 치수를 갖도록 수직 방향으로 10nm만큼 확장될 수 있다. 이와 유사하게, 20nm×72nm의 치수들을 갖는 비아들은 20nm×74nm의 최종 치수를 갖기 위해 1nm만큼 확장될 수 있다.
도 22a 내지 도 22g는 제1 마커 층(701)에 의해 식별된 이들 비아가 병합, 사이즈 재조정, 또는 완전 제거되는 제12 단계(1512)를 예시한다. 도 22g에 예시된 실시예에서, 비아들을 단일 비아로 병합하기 위해, 결합된 제1 셀(301) 내의 제4 비아(333)와 제2 셀(405) 내의 제3 비아(332) 및 결합된 제3 셀(409) 내의 제3 비아와 제4 셀(411) 내의 제4 비아(333)이 확장된다. 일 실시예에서, 수직 방향으로 비아들을 일정 거리 확장하여 셀들을 병합함으로써, 예를 들어 수직 방향으로 2nm가 되도록 확장이 수행될 수 있다.
일단 비아들이 확장 및 병합되었으면, 단일 비아는 비아들을 원래 사이즈로 되돌리기 위해 수직 방향으로 유사한 양만큼 감소될 수 있다. 예를 들어, 결합된 제1 셀(301) 내의 제4 비아(333)와 제2 셀(405) 내의 제3 비아(332) 및 결합된 제3 셀(409) 내의 제3 비아와 제4 셀(411) 내의 제4 비아(333)가 병합되는 도 22g에 예시된 실시예에서, 결합 비아는 유사한 거리, 예를 들어 2nm만큼 사이즈 감소될 수 있다. 이와 같이, 원래 비아들이 20nm×20nm와 같은 치수들을 갖는 실시예에서, 새로운 결합 비아는 20nm×44nm의 치수들을 갖는다.
도 23a 내지 도 23g는 "L" 형상(1101)에 관한 포로리소그래피 제한사항들을 극복하는 것을 돕기 위해 사용될 수 있는 제15 단계(1515)를 예시한다. 특히, 프로세스 조건들로 인해, 패턴 저하를 회피하기 위해 "L" 형상(1101)을 2개의 별도의 마스크로 형성하기 위해 사용되는 포토리소그래피 마스크들을 구분하는 것이 유리할 수 있다. 도 23f에 예시된 실시예에서, 결합된 제1 셀(301) 내의 제4 비아(333)와 (L 형상의 일부로서 식별되었던) 제2 셀(405) 내의 제3 비아는 제10 거리(D10)만큼 수직 확장되어 제7 확장 구역(2301) 및 제8 확장 구역(2303)을 형성함으로써 제4 셀(411) 내의 제1 무금속 연결부(335) 등의 무금속(metal-zero)과 상호 작용(예를 들어, 중첩)하는지 여부를 안다.
도 24a 내지 도 24g는 일단 L 형상이 상호 작용한다고 판정되었으면, L 형상은 제거되어 2개의 별도의 형상에 의해 대체된다고 예시한다. 일 실시예에서, 제1 형상은 원래 L-형상의 제1 레그(leg)일 수 있고, 제2 형상은 원래 L-형상의 제2 레그일 수 있다. 특정 예시에서, 제4 단계(1504)로부터의 제1 확장 구역(901)과 함께, 제1 형상은 원래 비아(예를 들어, 결합된 제1 셀(301) 내의 제4 비아(333)와 제2 셀(405) 내의 제3 비아(332))일 수 있다. 다른 방법으로, 제1 확장 구역(901)이 사용되기 원하지 않는 실시예에서, 원래 비아(예를 들어, 결합된 제1 셀(301) 내의 제4 비아(333)와 제2 셀(405) 내의 제3 비아(332))는 예를 들어, 제1 방향(803)으로 24nm만큼 연장됨으로써 제3 확장 구역(907)과 충분히 접촉하도록 단순히 연장될 수 있다. 추가적으로, 제6 단계(1506)로부터의 제3 확장 구역(907)과 함께 제2 형상은 원래 비아(제4 셀(411) 내의 제1 비아(329))일 수 있다.
도 25a 내지 도 25g는 제1 마커 층(701), 제2 마커 층(702), 및 제3 마커 층(703)의 제거를 수행하는 제13 단계(1513)를 예시한다. 일단 제거되면, 최종 설계는 셀 행들 내의 셀들을 활용하는 반도체 디바이스들의 궁극적인 제조를 위한 마스크들을 준비하기 위해 프로세싱, 저장, 및 사용될 준비가 되어 있다.
도 26은 도 16a 내지 도 25g에 예시된 실시예의 프로세스 흐름(2600)을 예시한다. 특히, 제15 단계(1515)에서의 병합 형상들의 분석 및 잠재적 분할(splitting)뿐 아니라, 변형된 제3 단계(1503')에서 비아들의 감소를 예시한다.
일단 레이아웃 후 처리(215)가 수행되었으면, 설계는 저장, 변형, 및 궁긍적으로 전송되어 하나 이상의 일련의 포토리소그래피 마스크들로 변환될 수 있다. 일단 형성되면, 원래 설계로부터 반도체 디바이스들을 제조하기 위한 그 밖의 제조 프로세스들 사이에서, 포토리소그래피 마스크들은 일련의 마스킹 및 식각 프로세스들에서 활용될 수 있다.
당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 전술된 내용은 여러 실시예들의 특징을 약술한 것이다. 당업자는 여기에 제시된 실시예들과 동일한 목적을 성취하고/거나 동일한 이점을 달성하기 위해 다른 프로세스들 및 구조들을 설계 또는 변형하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 점을 이해해야 한다. 당업자는 균등한 구조들이 본 개시의 사상 및 범위에서 벗어나지 않는다는 것을 이해할 것이며, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양한 변경, 대체, 및 변형을 수행할 수 있다.
Claims (10)
- 반도체 디바이스를 설계하는 방법에 있어서,
제1 셀 ― 상기 제1 셀은 제1 비아 및 제4 비아를 포함함 ― 및 제2 셀을 제1 행으로 배치하는 단계;
제3 셀 ― 상기 제3 셀은 제2 비아를 포함함 ― 및 제4 셀을 상기 제1 행과 인접한 제2 행으로 배치하는 단계; 및
상기 제1 셀 및 제2 셀을 배치하는 단계 이후에 그리고 상기 제3 셀 및 제4 셀을 배치하는 단계 이후에, 마이크로프로세서를 이용하여 배치 후 처리(post placement treatment)를 수행하는 단계
를 포함하고, 상기 배치 후 처리를 수행하는 단계는,
상기 제1 셀 내의 상기 제1 비아 및 상기 제3 셀 내의 상기 제2 비아를 결합하여, 상기 제1 셀과 상기 제3 셀 사이의 경계를 가로질러 위치되는 제3 비아를 형성하는 단계; 및
전기적 연결을 유지하면서, 상기 제1 셀로부터 상기 제4 비아를 제거하는 단계
를 더 포함하는 것인, 반도체 디바이스를 설계하는 방법. - 제1항에 있어서,
상기 제4 비아를 제거하는 단계 이전에, 상기 제4 비아는 셀 경계 컨덕터(cell boundary conductor)를 접지 레일(ground rail)과 연결시키는 것인, 반도체 디바이스를 설계하는 방법. - 제1항에 있어서, 상기 제1 셀, 상기 제2 셀, 상기 제3 셀, 및 상기 제4 셀의 경계들이 만나는 교차 지점에 인접한 영역은,
상기 제1 셀의 제1 드레인 영역;
상기 제2 셀의 제1 소스 영역;
상기 제3 셀의 제2 소스 영역; 및
상기 제4 셀의 제2 드레인 영역
을 포함하는 것인, 반도체 디바이스를 설계하는 방법. - 제1항에 있어서, 상기 제1 셀, 상기 제2 셀, 상기 제3 셀, 및 상기 제4 셀의 경계들이 만나는 교차 지점에 인접한 영역은,
상기 제1 셀의 제1 소스 영역;
상기 제2 셀의 제1 드레인 영역;
상기 제3 셀의 제2 드레인 영역; 및
상기 제4 셀의 제3 드레인 영역
을 포함하고, 상기 제1 비아 및 상기 제2 비아는 상부에서 볼 때 "L"자 형상으로 결합되는 것인, 반도체 디바이스를 설계하는 방법. - 전자 설계 자동화(electronic design automation, EDA) 프로세싱 시스템으로 반도체 디바이스를 설계하는 방법에 있어서,
셀 라이브러리로부터 제1 셀, 제2 셀, 제3 셀, 및 제4 셀을 수용하는 단계;
마이크로프로세서를 이용하여, 상기 제1 셀 및 상기 제2 셀을 제1 행으로 배치하고, 상기 제3 셀 및 상기 제4 셀을 제2 행으로 배치하는 단계 ― 상기 제1 셀, 상기 제2 셀, 상기 제3 셀, 및 상기 제4 셀의 경계들이 만나는 교차 지점에 인접한 영역은 제1 비아 및 제2 비아를 포함함 ― ;
상기 마이크로프로세서를 이용하여, 상기 제1 비아 위에 제1 마커 층의 일부분을 배치하는 단계;
상기 마이크로프로세서를 이용하여, 상기 제2 비아 위에 제2 마커 층의 일부분을 배치하는 단계; 및
상기 제1 마커 층 및 상기 제2 마커 층을 이용하여, 상기 마이크로프로세서로 하여금 상기 제1 비아 및 상기 제2 비아를 분석하게 하는 단계 ― 상기 제1 마커 층 및 상기 제2 마커 층은, 상기 마이크로프로세서로 하여금 적어도 상기 제1 비아 및 상기 제2 비아 사이의 상호작용을 결정하도록 구성된 설계 층이고, 상기 제1 비아 및 상기 제2 비아를 분석하는 단계는 상기 제1 비아가 상기 제2 비아와 병합되어야 하는지 또는 제거되어야 하는지를 판정하는 단계를 더 포함함 ―
를 포함하는, 반도체 디바이스를 설계하는 방법. - 제5항에 있어서,
상기 제1 비아 위에 제3 마커 층의 일부분을 배치하는 단계; 및
상기 제1 마커 층 및 상기 제2 마커 층이 상기 제3 마커 층 내에 있는지를 판정하는 단계
를 더 포함하는, 반도체 디바이스를 설계하는 방법. - 제5항에 있어서, 상기 제1 비아 및 상기 제2 비아를 분석하는 단계는,
상기 제2 비아를 측방향으로 연장함으로써 상기 제2 비아 주변에 제외 구역― 상기 제외 구역 내에 배치된 비아들은 병합을 위해 선택되지 않음 ― 들을 형성하는 단계; 및
상기 제1 비아가 상기 제외 구역들에 접촉되는지 여부를 판정하는 단계
를 더 포함하는 것인, 반도체 디바이스를 설계하는 방법. - 제5항에 있어서,
상기 제1 행과 직각인 제1 방향으로 상기 제2 비아를 확장하여, 제1 확장 구역을 형성하는 단계 ― 상기 제1 확장 구역은 상기 제2 비아로부터 연장되고, 상기 제2 비아의 폭과 동일한 폭을 가짐 ― ;
상기 제1 행과 직각이고 상기 제1 방향과 상이한 제2 방향으로 상기 제2 마커 층의 일부분 아래에 놓인 제3 비아를 확장하여, 제2 확장 구역을 형성하는 단계 ― 상기 제2 확장 구역은 상기 제3 비아로부터 연장되고, 상기 제3 비아의 폭과 동일한 폭을 가짐 ― ; 및
상기 제1 확장 구역이 상기 제2 확장 구역과 접촉하는 경우, 상기 제1 비아와 상기 제2 비아를 병합하는 단계
를 더 포함하는, 반도체 디바이스를 설계하는 방법. - 제5항에 있어서,
상기 제1 행과 직각인 제1 방향으로 상기 제2 비아를 확장하여, 제1 확장 구역을 형성하는 단계 ― 상기 제1 확장 구역은 상기 제2 비아로부터 연장되고, 상기 제2 비아의 폭과 동일한 폭을 가짐 ― ;
상기 제1 행과 평행한 제2 방향으로 상기 제1 비아를 확장하여, 제2 확장 구역을 형성하는 단계 ― 상기 제2 확장 구역은 상기 제1 비아로부터 연장되고, 상기 제1 비아의 폭과 동일한 폭을 가짐 ― ; 및
상기 제2 비아, 상기 제1 비아, 상기 제1 확장 구역, 및 상기 제2 확장 구역을 제1 단일 병합 비아로 병합하는 단계
를 더 포함하는, 반도체 디바이스를 설계하는 방법. - 반도체 디바이스에 있어서,
제1 셀 및 상기 제1 셀에 인접한 제2 셀을 갖는 제1 행;
상기 제1 행에 인접하고, 제3 셀 및 제4 셀을 포함하는 제2 행; 및
전원 레일 또는 접지 레일을 제1 소스/드레인 영역 및 제2 소스/드레인 영역에 전기적으로 연결하는 병합 비아
를 포함하며, 상기 제1 소스/드레인 영역은 상기 제2 셀에 위치되고, 상기 제2 소스/드레인 영역은 상기 제4 셀에 위치되고, 상기 병합 비아는 상기 제2 셀과 상기 제4 셀 모두 내로 연장되는 것인, 반도체 디바이스.
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