JPH05198672A - セル設計方法、及びそれを用いた半導体集積回路の製造方法 - Google Patents

セル設計方法、及びそれを用いた半導体集積回路の製造方法

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JPH05198672A
JPH05198672A JP4031563A JP3156392A JPH05198672A JP H05198672 A JPH05198672 A JP H05198672A JP 4031563 A JP4031563 A JP 4031563A JP 3156392 A JP3156392 A JP 3156392A JP H05198672 A JPH05198672 A JP H05198672A
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JP4031563A
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Shigeru Shimada
茂 島田
Takashi Shibata
隆嗣 柴田
Atsushi Kurosawa
篤 黒沢
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Philips Semiconductors Inc
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Hitachi Ltd
VLSI Technology Inc
Philips Semiconductors Inc
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    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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Abstract

(57)【要約】 【目的】 本発明の目的は、相互に異なるＤＡシステム
のためのセルライブラリの早期開発に寄与することがで
きるセル設計方法を提供することにある。 【構成】 複数のＤＡシステムに対応するセルは、所要
の論理機能を定義した基本セル部分としての論理機能定
義領域１と、セルを外部と接続するための入出力端子部
分としての接続配線定義領域２との２つの部分から構成
される。同一機能を有するセルを複数のＤＡシステムに
対応させるために、入出力部分をＤＡシステム毎に取り
替え、夫々のＤＡシステム間では基本論理回路部分を共
用するように、セルのパターン設計を行って、所要ＤＡ
システムのセルライブラリを開発するためのパターン設
計に係る設計工数を低減させる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路を自動配
置配線するためのシステムに利用されるセルの設計方法
並びにそのセル設計方法で開発したセルライブラリを用
いて半導体集積回路を製造する方法に関し、例えばスタ
ンダードセル方式に利用される基本セルの設計に適用し
て有効な技術に関するものである。
【０００２】
【従来の技術】半導体集積回路（以下単にＬＳＩとも記
す）の自動配置配線等においては、予め設計されたセル
を使用して、半導体基板へのセルの配置並びにセルの端
子間の配線などが行われる。上記セルとしてはスタンダ
ードセル方式若しくはセルベース方式における基本セル
があり、例えばフリップフロップや２入力ナンドゲート
等の機能ブロックとしてライブラリに登録される。この
セルは、予め設計された回路図を基に、例えば自動プロ
グラムを介して生成される。例えばセルレイアウト自動
生成プログラムは、回路図情報と、ＬＳＩの加工プロセ
ス上のレイアウトルール、さらにはトランジスタの幅や
長さ（Ｗ／Ｌ）といった指定情報を基にしてセルの実体
パターンを発生する。
【０００３】前記基本セルを自動配置配線するＤＡ（デ
ザイン・オートメーション）システムとしては、各種Ｃ
ＡＤ（コンピュータ・エイデッド・デザイン）メーカの
市販システム或いは半導体集積回路メーカの内作システ
ムなど種々のシステムがあるが、個々のＤＡシステムに
利用される基本セルは、ＤＡシステム固有の入出力端子
規則を満足するものでなければならない。この入出力端
子規則とは、セルを相互に配線するために必要とされる
規則であり、セルの外部接続用配線のピッチ並びに種類
に関する接続配線規則とされる。例えば同一機能ブロッ
クに対してＤＡシステムが異なる場合、図１１に示され
るように、一方のＤＡシステムでは最小配線ピッチが
２．８μｍで、配線の種類が第２層目アルミニウム配線
ＡＬ２とされる入出力端子規則が要求され、他方のＤＡ
システムでは最小配線ピッチが３．４μｍで、配線の種
類がポリシリコン配線ＰＯＬＳ及び第２層目アルミニウ
ム配線ＡＬ２とされる入出力端子規則が要求される。こ
のセルの入出力端子規則には個々のＤＡシステムに共通
化された一般的な規格はない。
【０００４】基本セルのライブラリを作成するための処
理は、論理設計、回路設計、パターン設計、遅延ライブ
ラリ作成、及びそれらの登録処理とされる。論理設計に
おいては、どのようなゲート機能を持つセルを開発する
かを検討し、その機能を実現するための論理設計を行
う。一般に、スタンダードセルに要求される機能はどの
ＤＡシステムでもほとんど同一であり、既存の論理を使
用することができ、設計工数はほとんどかからない。回
路設計は所要論理を例えばＭＯＳトランジスタで実現す
るための回路設計を行う工程であるが、これも論理設計
と同様に既存の回路を利用することが可能であり、設計
工数はあまりかからない。パターン設計はＭＯＳトラン
ジスタの回路をウェーハ上のパターンに実現するための
レイアウト設計であるが、この設計工数は使用するプロ
セスの世代毎に再設計する必要があり、セルライブラリ
の設計工数の大部分を占め、かつ、ＤＡシステムが異な
れば、セルの入出力端子部分の接続配線規則（入出力端
子規則）も異なるので、ＤＡシステム毎にパターン設計
を行う必要があった。遅延ライブラリ作成は回路シミュ
レーションによって、遅延定数を求める工程であり、論
理設計並びに回路設計に比べて設計工数はかかるが、パ
ターン設計よりは設計工数はかからない。このように、
セルライブラリ開発に係る設計工数の大部分は、自動配
置配線システム（以下単にＤＡシステムとも記す）毎に
開発しなければならないセルのパターン設計であった。
【０００５】
【発明が解決しようとする課題】しかしながら、ＤＡシ
ステムにも大規模論理回路の配置配線を得意とするシス
テムもあれば、小規模論理回路しか処理できないが処理
時間が早く、特定用向けＩＣ（ＡＳＩＣ）を短期間に設
計できるＤＡシステムもある。したがって、一つの半導
体メーカ内でも複数のＤＡシステムを使用して集積回路
を設計することが多い。この場合、夫々のＤＡシステム
毎に、スタンダードセルライブラリを独立的に開発する
のは設計リソースの重複投資になる。セルライブラリを
いかに早く開発して市場に提供するかが顧客開拓のキー
ポイントとなるＡＳＩＣの分野などではセルライブラリ
開発の期間が延びてしまう。
【０００６】本発明の目的は、相互に異なるＤＡシステ
ムのためのセルライブラリの早期開発に寄与することが
できるセル設計方法を提供することにある。また本発明
の別の目的は、セルに適応される入出力端子部分の接続
配線規則が異なる別のＤＡシステムのセルライブラリの
セル情報を有効に利用することができるセル設計方法を
提供することにある。更にそのセル設計方法を利用した
半導体集積回路の製造方法を提供する。
【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００９】すなわち、複数のＤＡシステムに対応する
セルは、所要の論理機能を定義した基本セル部分として
の論理機能定義領域と、セルを外部と接続するための入
出力端子部分としての接続配線定義領域との２つの部分
から構成されており、例えば第１のＤＡシステムと第２
のＤＡシステムに適用されるセルにあっては、同一の論
理機能を有する回路は基本セル部分は同一パターン設計
を行い、第１のＤＡシステムに対応する第１の入出力端
子部分のパターン設計に関してのみ、第１のＤＡシステ
ムに対応する入出力配線層と第１のＤＡピッチを有する
パターンとする。第２のＤＡシステムに対応する第２の
入出力端子部分のパターン設計では、第２のＤＡシステ
ムに対応する入出力配線層と第２のＤＡピッチを有する
パターンとする。すなわち、同一機能を有するセルを複
数のＤＡシステムに対応させるために、入出力端子部分
をＤＡシステム毎に取り替え、夫々のＤＡシステム間で
は基本セル部分を共用するように、セルのパターン設計
を行って、所要ＤＡシステムのセルライブラリを開発す
るためのパターン設計に係る設計工数を低減させる。
【００１０】セルの入出力端子部分の接続配線規則によ
って要求される配線層と基本セル部分の配線層が相違す
る場合、入出力端子部分においては、異なる配線層を相
互に接続するためのスルーホールのような接続部が定義
されることになる。
【００１１】また、本発明を別の観点から見れば、どの
ようなセルでもセルの外部接続用配線のピッチ並びに種
類に関しては特定の接続配線規則を満足するための接続
配線定義領域を有するが、上記のようにこの定義領域を
別の接続配線規則に適合するものに置換するのではな
く、斯る定義領域に、別の接続配線規則を適用可能にす
る接続配線規則変換定義領域を付加して、当該別の接続
配線規則が適用される自動配置配線システムのためのセ
ルを設計するものである。この接続配線規則変換定義領
域にも、前記スルーホールのような接続部を定義するこ
とができる。
【００１２】前記方法でパターン設計されたセルは半導
体集積回路のスタンダードセル方式などにおける基本セ
ルとされ、ライブラリに登録される。ライブラリに登録
された多数のセルは、ＤＡシステムを介して、所要半導
体集積回路を構成するために配置配線され、これによっ
て得られる情報からマスクパターンを形成し、当該マス
クパターンを用いて半導体基板上に半導体集積回路を形
成する。
【００１３】
【作用】セルの入出力部分の接続配線定義領域の置換、
又は当該定義領域への接続配線規則変換定義領域の付
加、という手法は、セルの論理機能を定義する領域の共
通利用を前提とし、既存セルライブラリのセルを別のＤ
Ａシステムのためのセルパターン設計に流用可能に作用
する。このことは、一つのＤＡシステムのセルライブラ
リを開発するための設計工数に対し、別の接続配線規則
を満足する入出力端子部分の設計を行うだけで複数のＤ
Ａシステムに対応するライブラリを短期間で開発可能と
する。
【００１４】
【実施例】図１には本発明に係るセル設計方法の第１実
施例を適用したセルライブラリ開発手順が示される。
【００１５】セルライブラリの開発は、論理設計、回路
設計、パターン設計、遅延ライブラリ作成、及び登録の
各処理によって行われる。前記論理設計においては、ど
のような論理機能を持つセルを開発するかを検討し、そ
の機能を実現するための論理設計を行う。回路設計は論
理を例えばＭＯＳトランジスタで実現するための回路設
計を行う工程である。パターン設計はＭＯＳトランジス
タの回路をウェハ上のパターンに実現するためのレイア
ウト設計である。配置配線システム例えばＤＡシステム
が異なれば、セルに要求される入出力端子部分の規則も
異なる。遅延ライブラリ作成は回路シミュレーションに
よってセルの遅延定数を求める工程である。
【００１６】本実施例のセルライブラリの開発処理の中
ではパターン設計手法が従来とは相違し、ＤＡシステム
に依存しない基本論理回路部分の設計、ＤＡシステムに
依存する入出力部分の設計、及びこれらのパターンの合
成の３ステップによってパターン設計が行われる。図４
に示されるように、このパターン設計によって設計され
た前記基本論理回路部分はセルの論理機能定義領域１と
され、前記入出力部分は接続配線定義領域２とされる。
この接続配線定義領域２にはＤＡシステム固有の接続配
線規則が適用される。接続配線規則は、セルの外部接続
用配線のピッチ並びに配線の種類（配線材料、配線層）
に関するものである。前記論理機能定義領域１及び接続
配線定義領域２を合成したセルパターンのデータは、夫
々の定義領域をデータ上分離可能な階層的なデータ構造
であっても、また、そのデータの階層な構造を取り払っ
た単一的なデータ構造であってもよい。
【００１７】図２には接続配線定義領域２を置換するこ
とによって別のＤＡシステムに適合するセルライブラリ
を開発するための開発手順が示される。
【００１８】このときのセルのパターン設計は、既存セ
ルライブラリから目的論理機能を有するセルの論理機能
定義領域１を流用し、セルライブラリの開発対象とされ
るＤＡシステムに適合する接続配線規則に従った入出力
部分としての接続配線定義領域２を新たに設計し、新た
に設計した接続配線定義領域２と前記既存の論理機能定
義領域１とを合成して新たなセルのパターンを設計す
る。既存セルのデータ構造が階層化されていない場合に
は、流用しようとするセルから接続配線定義領域２を削
除して論理機能定義領域１を切り出す。このパターン設
計の手法によれば、所要の接続配線規則を満足する接続
配線定義領域２を設計すれば、図１に示される手法で既
に開発されたセルライブラリを流用することができ、セ
ルライブラリの新たな開発のための設計工数を低減する
ことができる。
【００１９】図３には特定ＤＡシステムのための既存セ
ルに接続配線規則変換定義領域を新たに付加して別のＤ
Ａシステムに適合するセルライブラリを開発するための
開発手順が示される。
【００２０】このときのセルのパターン設計は、既存セ
ルライブラリにおける目的論理機能を有するセルの接続
配線定義領域２に、図４に示される接続配線規則変換定
義領域３を付加して合成する。この接続配線規則変換定
義領域３は、セルライブラリの開発対象とされるＤＡシ
ステムに適合する接続配線規則を既存セルの入出力部分
に適用可能にするものである。このパターン設計の手法
によれば、所要の接続配線規則を満足する接続配線規則
変換定義領域３を設計すれば、別のＤＡシステムのため
の既存セルライブラリをそのまま流用することができ、
セルライブラリ開発のための設計工数を低減することが
できる。
【００２１】図５には図１に示される方法でパターン設
計されたセルの一例平面図が示され、図６には図５のＡ
−Ａ線矢視断面が示される。
【００２２】図５に示されるセルは、特に制限されない
が、スタンダードセル方式に適用される２入力ナンドゲ
ート回路であり、その等価回路を示す図７のように、電
源配線Ｖｄｄにソースが結合され且つドレインが共通接
続された２個のＰチャンネル型ＭＯＳトランジスタＱ
１，Ｑ２と、それらＭＯＳトランジスタＱ１，Ｑ２の共
通ドレインと接地配線Ｖｓｓとの間に直列的に配置され
た２個のＮチャンネル型ＭＯＳトランジスタＱ３，Ｑ４
とを有し、前記ＭＯＳトランジスタＱ１とＱ４との共通
接続ゲートが一方の入力ＩＮ１とされ、前記ＭＯＳトラ
ンジスタＱ２とＱ３との共通接続ゲートが他方の入力Ｉ
Ｎ２とされ、ＭＯＳトランジスタＱ１，Ｑ２の共通接続
ドレインが出力ＯＵＴとされる。
【００２３】図５において１−ＮＡＮＤは図７に等価回
路で示される２入力ナンドゲートととしての論理機能を
有する論理機能定義領域１に対応されるパターンであ
り、２−１は図示しない第１のＤＡシステムに適合する
接続配線定義領域２に対応されるパターンである。ここ
で、第１のＤＡシステムのセルに適用される接続配線規
則では、特に制限されないが、第１層目配線層を構成す
るの２本のポリシリコン配線と、第３層目配線層を構成
する第２層目アルミニウム配線とを、セル外部との接続
用配線とし、外部接続のための配線ピッチ（ＤＡピッ
チ）を３ミクロンとする。尚、図５及び図６において、
説明を解り易くするために、ＷＥＬＬ拡散層を形成する
ためのＷＥＬＬマスク、拡散層を形成するためのＮ，Ｐ
マスク等のレイアウトパターンは省略してある。
【００２４】図６及び図５において、１０はＰ型シリコ
ン基板、１１はフィールド酸化膜、１２，１３は電源に
接続する拡散領域、１４はナンドゲートの出力用拡散領
域、１５はＭＯＳトランジスタのゲート酸化膜、１６は
ＭＯＳトランジスタのゲートを構成するポリシリコン配
線、１７はナンドゲートの出力用拡散領域１４にコンタ
クトされる第１層目アルミニウム配線、１８はセルの外
部接続用第２層目アルミニウム配線、１９は第１層目配
線層と第２層目配線層との相間絶縁膜、２０は第２層目
配線層と第３層目配線層との相間絶縁膜、２１は第１層
目アルミニウム配線１７と第２層目アルミニウム配線１
８とを接続するための開口としてのスルーホール、２２
は拡散領域１３又は１４と第１層目アルミニウム配線１
７とを接続するためのコンタクトホール、２３は電源配
線Ｖｄｄを構成する第１層目アルミニウム配線、２４は
接地配線Ｖｓｓを構成する第２層目アルミニウム配線、
２５は拡散領域１２，１３と電源配線Ｖｄｄ又は接地配
線Ｖｓｓとを接続するコンタクトホール、２７は外部接
続用ポリシリコン配線である。図５のパターン１−ＮＡ
ＮＤにおいて、Ｐチャンネル型ＭＯＳトランジスタＱ
１，Ｑ２は図５の上方の拡散領域１２，１３，１４に対
応して形成され、Ｎチャンネル型ＭＯＳトランジスタた
３，Ｑ４は図５の下方の拡散領域１２，１３，１４に対
応して形成される。図５のパターン２−１において、セ
ルの外部接続配線は、ＭＯＳトランジスタのゲート電極
３を構成するポリシリコンと同一の材料である２本のポ
リシリコン配線２７と、ＮＡＮＤゲートの出力拡散層１
４に第１層目アルミニウム配線１７及びスルーホール２
１を介して接続さる第２層目アルミニウム配線１８とさ
れる。このパターン２−１においてポリシリコン配線２
７は、第１のＤＡシステムの接続配線規則に従って３ミ
クロンのＤＡピッチに対応するように折り曲げられてい
る。
【００２５】図８には図２に示される方法でパターン設
計されたセルの一例平面図が示される。同図に示される
セルは、図示しない第２のＤＡシステムに適用される２
入力ナンドゲートのセルであり、図５に示されるパター
ンのセルを流用して設計される。
【００２６】図８において１−ＮＡＮＤは図５に示され
るものと同一である。２−２は、図示しない第２のＤＡ
システムに適合する接続配線定義領域２に対応されるパ
ターンである。第２のＤＡシステムのセルに適用される
接続配線規則では、特に制限されないが、第２層目配線
層を構成する２本の第１層目アルミニウム配線と、第３
層目配線層を構成する１本の第２層目アルミニウム配線
とをセル外部との接続用配線とし、外部接続のための配
線ピッチ（ＤＡピッチ）が４ミクロンとされる。したが
って、図８のパターン２−２において、セルの外部接続
配線は、ＭＯＳトランジスタのゲートに接続するポリシ
リコン配線１６にコンタクトホール３０を介して接続さ
れた第１層目アルミニウム配線３１と、ＮＡＮＤゲート
の出力拡散層１４に第１層目アルミニウム配線１７及び
スルーホール２１を介して接続される第２層目アルミニ
ウム配線１８とされる。このパターン２−２の中におい
てコンタクトホール３０を介して前記第１層目アルミニ
ウム配線３１に接続する２本のポリシリコン配線３２
は、第２のＤＡシステムの接続配線規則に従って４ミク
ロンのＤＡピッチに対応するように折り曲げられてい
る。
【００２７】第１のＤＡシステムのためのセルライブラ
リを流用して第２のＤＡシステムのためのセルライブラ
リを開発するとき、パターン設計工数の大部分を占める
基本論理回路部分１は双方のＤＡシステムにおいて同一
のものが使用できるので、従来技術のように各ＤＡシス
テムに対応して、各々のセルを完全独立的に設計する必
要はない。
【００２８】図９には図３に示される方法でパターン設
計されたセルの一例平面図が示される。同図に示される
セルは、図示しない第２のＤＡシステムに適用される２
入力ナンドゲートのセルであり、図５に示されるパター
ンのセルを流用して設計される。
【００２９】図９においてパターン１−ＮＡＮＤ，２−
１は図５に示されるものと同一である。３−２は、図示
しない第２のＤＡシステムに適合可能にする接続配線規
則変換定義領域３に対応されるパターンである。図９の
パターン３−２において、セルの外部接続配線は、前記
ポリシリコン配線２７に接続するポリシリコン配線４０
にコンタクトホール４１を介して接続された第１層目ア
ルミニウム配線４２と、ＮＡＮＤゲートの出力拡散層１
４に第１層目アルミニウム配線１７及びスルーホール２
１を介して接続される第２層目アルミニウム配線１８と
される。このパターン３−２において前記第１層目アル
ミニウム配線４２に接続する２本のポリシリコン配線４
０は、第２のＤＡシステムの接続配線規則に従って４ミ
クロンのＤＡピッチに対応するように折り曲げられてい
る。
【００３０】この例では図５のセルをそのまま流用し、
パターン２−１に付加した変換部分３−２で入出力部分
の配線層変換及びＤＡピッチの変換が行われる。したが
って、上記各種の例と同様に、既に開発を完了したセル
ライブラリを他のＤＡシステム用に簡単に対応させるこ
とができ、セルパターンの設計工数を新規開発に比べて
格段に少なくすることができる。但し、セルの大きさは
図８に比べて大きくなる。特に、開発完了されているセ
ルパターンのデータ構造が、前記論理機能定義領域１及
び接続配線定義領域２をデータ上分離可能な階層的なデ
ータ構造になっていない場合、そのデータから接続配線
定義領域２を削除して論理機能定義領域１を切り出す手
間を省くことができる。
【００３１】図１０には図５の２入力ナンドゲートで使
用したセルの入出力部分としての接続配線定義領域２の
パターン２−１をそのまま利用して、２入力ノアゲート
を設計した例を示す。基本論理回路部分のパターン１−
ＮＯＲは２入力ノアゲートを構成するためのＭＯＳトラ
ンジスタを定義する。２入力ナンドゲートと２入力ノア
ゲートに代表されるように（図５及び図１０）、同一の
入出力端子数を有するセル毎に、基本論理回路部分と入
出力部分とを接続する部分の配線のパターン並びに配線
層を固定的にしてパターン設計をしておけば、異なる基
本論理回路部分に対して、同一の入出力端子部分が使用
できる。したがって、基本論理回路部分と入出力部分と
の接続部のパターンを、例えば、２入力ナンドゲート、
ノアゲート、オアゲート、アンドゲート等パターンのト
ポロジーの似た基本論理回路部分相互間で共通化してパ
ターン設計をしておけば、基本論理回路部分の論理機能
が相違するセル相互間において入出力部分のパターンを
共通化することができ、設計すべき入出力端子部分の数
を開発すべきセルの数よりも少なくすることができるの
で、この点においてもセルパターンの設計工数をさらに
低減することができる。
【００３２】前記方法でパターン設計されたセルが登録
されたライブラリは所要のＤＡシステムによる自動配置
配線に適用され、当該ＤＡシステムにより、目的とする
半導体集積回路のマスクパターン生成用アートワークデ
ータが形成される。このアートワークデータに基づいて
所定のマスクパターンが特定され、このパターンに応ず
るフォトマスクや電子線描画装置などを利用して、公知
の各種ウェーハプロセスを経ることによって、ウェーハ
上に所望の半導体集積回路が形成される。このウェーハ
に対してはフェーハプローブテストなどの各種テストが
施され、ダイシング後に良品チップだけがパッケージさ
れる。
【００３３】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００３４】例えば、上記実施例では論理機能定義領域
に対応するパターンとしてナンドゲート及びノアゲート
を一例に説明したが、本発明はそれに限定されるもので
はなく、アンドゲート、オアゲート、排他的ノアゲート
などの各種論理ゲートはもとより、フリップフロップ、
そして算術論理演算器などのように論理規模のさらに大
きなセルとしても構成することができる。セルの論理規
模は、機能ブロックとして把握し得る範囲であれば限定
されない。また、ＤＡピッチやメタル配線層の層数など
は適宜変更可能である。
【００３５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるスタン
ダードセル方式に適用した場合について説明したが、本
発明はそれに限定されるものではなく、半導体集積回路
の各種設計方式に適用することができる。
【００３６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３７】すなわち、セルの論理機能を定義する領域
を各種ＤＡシステム間で共通化し、セルの入出力部分の
接続配線定義領域の置換、又は当該定義領域への接続配
線規則変換定義領域の付加、という手法を採用すること
により、既存セルライブラリのセルを別のＤＡシステム
のためのセルパターン設計に流用することができ、これ
により、一つのＤＡシステムのセルライブラリを開発す
る工数に対して、入出力端子部分のパターン設計を新た
に行うだけで複数のＤＡシステムに対応するセルのライ
ブラリを短期間で開発することができるという効果があ
る。
【００３８】また、同一の入出力端子数を有するセル毎
に、基本論理回路部分と入出力部分とを接続する部分の
配線のパターン並びに配線層を固定的にしてパターン設
計をしておくことにより、異なる基本論理回路部に対し
て、同一の入出力端子部分が使用できる。したがって、
基本論理回路部分と入出力部分との接続部のパターン
を、例えば、２入力ナンドゲート、ノアゲート、オアゲ
ート、アンドゲート等パターンのトポロジーの似た基本
論理回路部分相互間で共通化してパターン設計をしてお
けば、基本論理回路部分の論理機能が相違するセル相互
間において入出力部分のパターンを共通化することがで
き、設計すべき入出力端子部分の数を開発すべきセルの
数よりも少なくすることができるので、この点において
もセルパターンの設計工数をさらに低減することができ
るという効果がある。
【図面の簡単な説明】
【図１】図１は本発明に係るセル設計方法の第１実施例
を適用したセルライブラリ開発手順のフローチャートで
ある。
【図２】図２は接続配線定義領域を置換することによっ
て別のＤＡシステムに適合するセルライブラリを開発す
るための開発手順のフローチャートである。
【図３】図３は特定ＤＡシステムのための既存セルに接
続配線規則変換定義領域を新たに付加して別のＤＡシス
テムに適合するセルライブラリを開発するための開発手
順のフローチャートである。
【図４】図４は論理機能定義領域と接続配線定義領域と
接続配線規則変換定義領域との一例関係説明図である。
【図５】図５は図１に示される方法でパターン設計され
たセルの一例平面図である。
【図６】図６は図５のＡ−Ａ線矢視断面図である。
【図７】図７は図５に示される２入力ナンドゲートの等
価回路図である。
【図８】図８は図２に示される方法でパターン設計され
たセルの一例平面図である。
【図９】図９は図３に示される方法でパターン設計され
たセルの一例平面図である。
【図１０】図１０は図５の２入力ナンドゲートで使用し
たセルの接続配線定義領域のパターンをそのまま利用し
て２入力ノアゲートを設計したときのセルの一例平面図
である。
【図１１】図１１はＤＡシステムの相違に応ずる続配線
規則の相違の一例を示す説明図である。
【符号の説明】
１ 論理機能定義領域（基本論理回路部分） １−ＮＡＮＤ ２入力ナンドゲート １−ＮＯＲ ２入力ノアゲート ２ 接続配線定義領域（入出部分） ２−１ 第１のＤＡシステムに適合する接続配線定義領
域パターン ２−２ 第２のＤＡシステムに適合する接続配線定義領
域パターン ３ 接続配線規則変換定義領域（入出力部分） ３−２ 第２のＤＡシステムに適合する接続配線規則変
換定義領域パターン １８ 第２層目アルミニウム配線 ２７ ポリシリコン配線 ３０ コンタクトホール ３１ 第１層目アルミニウム配線 ３２ ポリシリコン配線 ４０ ポリシリコン配線 ４１ コンタクトホール ４２ 第１層目アルミニウム配線
フロントページの続き (72)発明者 島田 茂 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 柴田 隆嗣 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 黒沢 篤 アメリカ合衆国95131 カリフォルニア州 マッケイ ドライブ サンノゼ 1190 ブイ・エル・エス・アイ テクノロジー インコーポレイテッド内

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路を自動配置配線するため
    のシステムに利用されるセルのパターンの設計方法であ
    って、セルの外部接続用配線のピッチ並びに種類に関す
    る接続配線規則が相互に異なる自動配置配線システムに
    対し、セルの論理機能定義領域を共通化し、該論理機能
    定義領域に、自動配置配線システム固有の接続配線規則
    を適用した接続配線定義領域を合成して、相互に異なる
    自動配置配線システムに適用されるセルを設計すること
    を特徴とするセル設計方法。
  2. 【請求項２】 前記セルの接続配線定義領域を論理機能
    定義領域から切り離し、論理機能定義領域に更に別の接
    続配線規則を適用した接続配線定義領域を合成してセル
    を設計することを特徴とする請求項１記載のセル設計方
    法。
  3. 【請求項３】 前記接続配線定義領域には、前記論理機
    能定義領域に定義される配線とは相違する配線ピッチ並
    びに配線の種類が定義されると共に、これに定義された
    配線材料を前記論理機能定義領域に含まれる配線材料に
    接続するための接続部が定義されることを特徴とする請
    求項１又は２記載のセル設計方法。
  4. 【請求項４】 同一の入出力端子数を有するセル毎に、
    論理機能定義領域と接続配線定義領域とを接続する部分
    の配線のパターン並びに配線層を固定化することを特徴
    とする請求項１乃至３の何れか１項記載のセル設計方
    法。
  5. 【請求項５】 半導体集積回路を自動配置配線するため
    のシステムに利用されるセルのパターンを設計方法であ
    って、セルの外部接続用配線のピッチ並びに種類に関す
    る特定の接続配線規則が適用される自動配置配線システ
    ムのために設計されたセルの接続配線定義領域に、別の
    接続配線規則を適用可能にする接続配線規則変換定義領
    域を付加して、当該別の接続配線規則が適用される自動
    配置配線システムのためのセルを設計することを特徴と
    するセル設計方法。
  6. 【請求項６】 前記接続配線規則変換定義領域には、前
    記接続配線定義領域に定義される配線とは相違する配線
    ピッチ並びに配線の種類が定義されると共に、これに定
    義された配線を前記接続配線定義領域に含まれる配線に
    接続するための接続部が定義されることを特徴とする請
    求項５記載のセル設計方法。
  7. 【請求項７】 請求項１乃至６の何れか１項記載の方法
    によって設計されたセルのパターンを配置配線して得ら
    れる情報からマスクパターンを生成し、当該マスクパタ
    ーンに基づいて半導体基板上に半導体集積回路を形成す
    ることを特徴とする半導体集積回路の製造方法。
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