JP3302947B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、ゲートアレイあるいはセルベースＩＣ方式
の半導体集積回路におけるフリップフロップのクロック
信号線に、シールド領域を設けた半導体集積回路に関す
る。

【０００２】

【従来の技術】近年、半導体集積回路の小型化および微
細化が進むにつれて、配線幅が細くなり、かつ、配線の
間隔が狭くなってきたために、信号線（主に、ノイズの
影響を受けやすいクロック信号線）にシールド領域を設
ける半導体集積回路が提案され実用化されている。例え
ば、従来は全く問題にならなかったＡＳＩＣ（特定用途
向け半導体集積回路）においても、クロック信号線にシ
ールド領域を設けている。このシールド領域は、一般的
に、クロック信号線の周囲にシールド配線を設けること
により、隣接するクロック信号線にクロストーク（伝
播）によるノイズが発生することを防止する領域であ
る。

【０００３】従来、このような半導体集積回路に関し、
特開平１−２４８６４１号にて、シールド配線にＧＮＤ
電位配線を用いた技術が提案されている。この従来例の
技術について、図面を参照して説明する。

【０００４】図７は、従来例における半導体集積回路の
要部の概略レイアウト図を示している。同図において、
１ｂはゲートアレイあるいはセルベースＩＣ方式の半導
体集積回路であり、ＧＮＤ線７とＶＤＤ線８を隣接して
一組の電源ラインとして格子状に配線し、このライン上
に、スキャン用フリップフロップ３０，クロックバッフ
ァ４０及びスキャンバッファ５０が配設され、さらに、
クロック信号線４，スキャン信号線５及びＧＮＤ電位配
線９を設けた構成としてある。

【０００５】ここで、ＧＮＤ電位配線９は、クロック信
号線４の周囲を取り囲むように配線してある。このよう
に配線されたＧＮＤ電位配線９は、シールド配線であ
り、ロック信号線４にクロストークによるノイズが発生
することを防止している。

【０００６】

【発明が解決しようとする課題】しかしながら、従来例
の半導体集積回路１ｂにおいては、クロック信号線４の
周囲を取り囲むようにＧＮＤ電位配線９を設けるため
に、クロック信号線４の配線領域は、クロック信号線４
とその両側のＧＮＤ電位配線９を含めた広い配線領域が
必要となり、クロストークによるノイズが発生しないよ
うにクロック信号線４を配線するには、広い配線領域を
必要とした。

【０００７】ところが、半導体集積回路が小型化および
微細化するにつれて、配線領域が狭くなり、従来例の広
い配線領域を必要とするＧＮＤ電位配線９を用いた技術
では、配線の難易度が高くなり、当初の配線領域では全
ての配線を行なうことができずに、配線領域を広くして
再度配線をやり直すといった問題があった。

【０００８】また、配線の難易度が高くなると、配線を
行なうための処理時間が増え、さらに、半導体集積回路
のサイズを大きくしたような場合には、製造コストも増
加し、半導体集積回路の価格の上昇を引き起こすという
問題があった。

【０００９】本発明は、上記の問題を解決すべくなされ
たものであり、クロック信号配線を、ＧＮＤ線またはＶ
ＤＤ線のいずれか一方の線とスキャン信号線とで取り囲
むように配線することにより、クロック信号線にクロス
トークによるノイズが発生することを防止するととも
に、クロック信号線の配線領域を省スペース化し、配線
の難易度が低く、廉価な半導体集積回路の提供を目的と
する。

【００１０】また、本発明に関連する技術として、特開
平０９−１４８４４４号公報において開示されている多
層配線半導体集積回路装置の技術がある。しかし、この
技術は、半導体集積回路装置の多層配線層において、各
配線層を９０度と４５度の角度に配置する技術であり、
本発明の課題を解決することはできない。

【００１１】また、本発明に関連する技術として、特開
平０６−２９１１８９号公報において開示されているゲ
ートアレイの技術がある。しかし、この技術は、ＥＣＬ
（バイポーラトランジスタ）基本領域の信号線を接地線
で挟む技術であり、本発明の課題を解決することはでき
ない。

【００１２】また、本発明に関連する技術として、特開
平０４−２５３３７１号公報において開示されているマ
スタスライス方式の半導体集積回路装置の技術がある。
しかし、この技術は、配線層の配線を除く領域にシール
ド部を設ける技術であり、本発明の課題を解決すること
はできない。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明における請求項１記載の半導体集積回路は、
ゲートアレイあるいはセルベースＩＣ方式の半導体集積
回路において、ＧＮＤ線と平行かつ隣接して配線された
クロック信号線と、このクロック信号線と平行に、か
つ、前記ＧＮＤ線の反対側に隣接して配線されたスキャ
ン信号線とを具備した構成としてある。

【００１４】これにより、クロック信号線は、電源ライ
ンのＧＮＤ線とスキャン信号線によりシールドされるの
で、従来例のように新たなＧＮＤ電位配線を配線する必
要がなくなり、配線領域を省スペース化することができ
る。

【００１５】本発明における請求項２記載の半導体集積
回路は、ゲートアレイあるいはセルベースＩＣ方式の半
導体集積回路において、ＶＤＤ線と平行かつ隣接して配
線されたクロック信号線と、このクロック信号線と平行
に、かつ、前記ＶＤＤ線の反対側に隣接して配線された
スキャン信号線とを具備した構成としてある。

【００１６】これにより、クロック信号線は、電源ライ
ンのＶＤＤ線とスキャン信号線によりシールドされるの
で、従来例のように新たなＧＮＤ電位配線を配線する必
要がなくなり、配線領域を省スペース化することができ
る。

【００１７】

【００１８】特に、信号線のなかでも、クロストークに
よりノイズが発生しやすいクロック信号線を効果的にシ
ールドすることができるとともに、通常、長い配線とな
るクロック信号線の配線領域を省スペース化することが
できるので、他の配線領域を十分確保することができ、
配線の難易度を低くすることができる。

【００１９】請求項３記載の発明は、上記請求項１また
は２に記載の半導体集積回路において、クロックバッフ
ァとスキャンバッファは、隣接して形成されたファンク
ションブロックとして配設され、このクロックバッファ
とスキャンバッファの入出力端子は、同一方向に突設し
てあり、かつ、スキャンバッファの入出力端子は、クロ
ックバッファの入出力端子より外側に形成された構成と
してある。

【００２０】これにより、クロックバッファの入出力端
子と接続するクロック信号線を、ＧＮＤ線またはＶＤＤ
線のいずれか一方の線とスキャン信号線とで取り囲むよ
うに、スキャン信号線を容易に配線することができる。

【００２１】請求項４記載の発明は、上記請求項１〜３
のいずれかに記載の半導体集積回路において、スキャン
用フリップフロップは、クロック入力端子とスキャン切
り替え信号端子が同一方向に突設してあり、かつ、スキ
ャン切り替え信号端子はクロック入力端子より外側に形
成された構成としてある。

【００２２】これにより、スキャン用フリップフロップ
のクロック入力端子と接続するクロック信号線をＧＮＤ
線またはＶＤＤ線のいずれか一方の線とスキャン信号線
とで取り囲むように、スキャン信号線を容易に配線する
ことができる。

【００２３】請求項５記載の発明は、上記請求項４に記
載の半導体集積回路において、前記スキャン用フリップ
フロップは、前記スキャン切り替え信号の遅延回路を有
する構成としてある。

【００２４】このようにすると、クロック信号線の信号
がスキャン信号線のスキャン切り替え信号にクロストー
クし、スキャン切り替え信号にノイズが乗る場合であっ
ても、スキャン切り替え信号に乗ったノイズは遅延回路
により遅延されるので、スキャン用フリップフロップは
誤動作することなく正常に動作する。

【００２５】

【発明の実施の形態】以下、本発明の第一実施形態に係
る半導体集積回路について、図面を参照して説明する。
図１は、第一実施形態における半導体集積回路の要部の
概略レイアウト図を示している。同図において、１は半
導体集積回路であり、ＧＮＤ線７とＶＤＤ線８を隣接し
て一組の電源ラインとして格子状に配線され、このライ
ン上に、スキャン用フリップフロップ３０，クロックバ
ッファ４０及びスキャンバッファ５０が配設され、さら
に、クロック信号線４及びスキャン信号線５を配線した
構成としてある。

【００２６】半導体集積回路１は、ゲートアレイあるい
はセルベースＩＣ方式の半導体集積回路であり、ＧＮＤ
線７とＶＤＤ線８からなるライン上に配設されたスキャ
ン用フリップフロップ３０，クロックバッファ４０及び
スキャンバッファ５０は、クロック信号線４及びスキャ
ン信号線５で配線してある。

【００２７】ここで、クロック信号線４は、ＧＮＤ線７
またはＶＤＤ線８と隣接して配線してある。このように
することにより、クロック信号線４の片側がＧＮＤ線７
またはＶＤＤ線８によりシールドされるので、クロスト
−クによるノイズの発生をシールドされた片側について
防止することができる。

【００２８】また、クロック信号線４のＧＮＤ線７また
はＶＤＤ線８によりシールドされていない反対側には、
クロック信号線４と隣接してスキャン信号線５を配線し
てある。このようにすることにより、クロック信号線４
の反対側がスキャン信号線５によりシールドされるの
で、反対側についてもクロスト−クによるノイズの発生
を防止することができる。

【００２９】つまり、クロック信号線４は、一方の片側
はＧＮＤ線７またはＶＤＤ線８によりシールドされ、か
つ、もう一方の片側はクロック信号線４によりシールド
されるので、クロストークによるノイズの発生を効果的
に防止することができる。

【００３０】さらに、クロック信号線４をシールドする
ために、例えば、従来例における半導体集積回路１ｂの
ＧＮＤ電位配線９のように、シールド専用の配線を新た
に配線していないので、クロック信号線４の配線領域を
省スペース化することができる。

【００３１】上述したように、ゲートアレイあるいはセ
ルベースＩＣ方式の半導体集積回路１におけるクロック
信号線４を、スキャン信号線５とＧＮＤ線７またはＶＤ
Ｄ線８で取り囲むように配線することにより、クロック
信号線４の両側に、シールド専用の配線領域を確保する
必要がないので、ゲートアレイあるいはセルベースＩＣ
方式の半導体集積回路１の配線領域が大幅に増えるとい
う効果が得られる。これにより、配線の難易度を低くす
ることができ、容易に配線を行うことができるととも
に、配線を行なうための処理時間が低減され、廉価な半
導体集積回路を提供することができる。

【００３２】次に、第一実施形態に係る半導体集積回路
の第一実施例について、図面を参照して説明する。図２
は、第一実施例における半導体集積回路の要部の概略レ
イアウト図を示している。同図において、１ａは半導体
集積回路であり、ＧＮＤ線７とＶＤＤ線８を隣接して一
組の電源ラインとして格子状に配線し、このライン上
に、スキャン用フリップフロップ３１〜３８，クロック
バッファ４１〜４３及びスキャンバッファ５１〜５３が
配設し、さらに、クロック信号線４及びスキャン信号線
５を配線した構成とした。

【００３３】半導体集積回路１ａは、一般に、大規模半
導体集積回路で用いられるクロックツリーシンセシス
（ＣＴＳ）構造を有するレイアウト設計とした。ここ
で、クロックツリーシンセシス（適宜、ＣＴＳと総称す
る。）構造とすることにより、図３の半導体集積回路１
ａの回路図が示すように、ツリー状に構成されたスキャ
ン用フリップフロップ３１〜３８がクロック信号線４に
より伝達されるクロック信号を分割して使用することが
できる。

【００３４】一般的に、半導体集積回路１ａを同期設計
する際、クロック信号線４から伝達されるクロック入力
信号は、クロックバッファ４１およびクロックバッファ
４２、４３を介してスキャン用フリップフロップ３１〜
３８のクロック入力端子（Ｃ）に直接入力され、スキャ
ン用フリップフロップ３１〜３８は同じタイミングで動
作する。

【００３５】したがって、クロックバッファ４１の出力
からスキャン用フリップフロップ３１〜３８のクロック
入力端子（Ｃ）までの信号伝達時間が極力同じになるよ
うに、クロックバッファ４１に対するクロックバッファ
４２、４３の位置と、クロックバッファ４２、４３に対
するスキャン用フリップフロップ３１〜３８位置を調整
し、クロックバッファ４１の出力からスキャン用フリッ
プフロップ３１〜３８のクロック入力端子（Ｃ）までの
配線の長さをほぼ同じ長さとした。

【００３６】スキャン用フリップフロップ３１〜３８
は、図４に示すように、クロック入力端子３０ａとスキ
ャン切り替え信号端子３０ｂを有する構造とし、クロッ
ク入力端子３０ａはクロック信号線４と接続され、スキ
ャン切り替え信号端子３０ｂはスキャン信号線５と接続
した。

【００３７】クロック入力端子３０ａとスキャン切り替
え信号端子３０ｂは、同じ方向に突設し、かつ、スキャ
ン切り替え信号端子３０ｂをクロック入力端子３０ａよ
り外側に形成したことにより、クロック信号線４の外側
にスキャン信号線５を配線するのに都合が良く、また、
クロック信号線４のスキャン用フリップフロップ３１〜
３８側には、ＧＮＤ線７またはＶＤＤ線８が配線され
る。したがって、クロック信号線４およびスキャン信号
線５を複雑に配線しなくても、スキャン用フリップフロ
ップ３１〜３８のクロック入力端子３０ａと接続するク
ロック信号線４をＧＮＤ線７またはＶＤＤ線８のいずれ
か一方の線とスキャン信号線５とで取り囲むように、ス
キャン信号線５を容易に配線することができた。

【００３８】クロックバッファ４１〜４３とスキャンバ
ッファ５１〜５３は、図５に示すように、それぞれ隣接
して形成されたゲートアレイあるいはセルベースＩＣの
一つのファンクションブロック（適宜、スキャン＆クロ
ックバッファと総称する。）として配設した。クロック
バッファ４１〜４３は、それぞれ入力端子４０ａ、出力
端子４０ｂを有し、入力端子４０ａ、出力端子４０ｂは
クロック信号線４と接続し、スキャンバッファ５１〜５
３は、それぞれ入力端子５０ａ、出力端子５０ｂを有
し、入力端子５０ａ、出力端子５０ｂはスキャン信号線
５と接続した。

【００３９】また、このクロックバッファ４１〜４３の
入力端子４０ａ、出力端子４０ｂとスキャンバッファ５
１〜５３の入力端子５０ａ、出力端子５０ｂは、同一方
向に突設し、かつ、スキャンバッファ５１〜５３の入出
力端子５０ａ、５０ｂを、クロックバッファ４１〜４３
の入出力端子４０ａ、４０ｂより外側に形成した。これ
により、クロック信号線４の外側にスキャン信号線５を
配線するのに都合が良く、また、クロック信号線４のク
ロックバッファ４１〜４３側には、ＧＮＤ線７またはＶ
ＤＤ線８が配線されているので、クロック信号線４およ
びスキャン信号線５を複雑に配線しなくても、クロック
信号線４をＧＮＤ線７またはＶＤＤ線８のいずれか一方
の線とスキャン信号線５とで取り囲むように、スキャン
信号線５を容易に配線することができた。

【００４０】ここで、ＧＮＤ線７またはＶＤＤ線８，ク
ロック信号線４及びスキャン信号線５は、同一の層に配
線可能なときは、同一の層に配線すると、配線構造が単
純化され、半導体集積回路１ａの歩留まりを向上させる
ことができ、結果的に、廉価な半導体集積回路１ａを提
供することができた。また、クロック信号線４が矩形と
なるようなときは、配線層を変えるためスルーホールを
用いて、配線層を変えて配線することは勿論である。

【００４１】また、ゲートアレイあるいはセルベースＩ
Ｃにおいては、一般的に、ファンクションブロックは自
動配置処理されるが、スキャン＆クロックバッファを他
のファンクションブロックよりも優先して配置すること
により、配線の難易度を低くすることができた。さらに
また、一般的に、ファンクションブロック間の信号線は
自動配線処理されるが、クロック信号線４とスキャン信
号線５を他の信号線よりも優先して配線することによ
り、配線の難易度を低くすることができた。

【００４２】スキャン用フリップフロップ３１〜３８
は、図６に示す構成とした。同図において、スキャン用
フリップフロップ３１〜３８は、フリップフロップ３０
ｃ，セレクタ３０ｄ及び遅延回路３０ｅを内蔵し、デー
タ入力線２，スキャン用データ入力線３，スキャン信号
線５及びクロック信号線４と接続する構成とした。

【００４３】クロック信号線４はフリップフロップ３０
ｃのクロック入力端子３０ｆと接続し、スキャン切り替
え信号を伝達するスキャン信号線５は、遅延回路３０ｅ
を介して、セレクタ３０ｄと接続した。また、データ入
力線２とスキャン用データ入力線３はセレクタ３０ｄと
接続し、セレクタ３０ｄはフリップフロップ３０ｃのデ
ータ入力端子３０ｇと接続した。ここで、遅延回路３０
ｅの遅延量は、スキャン用フリップフロップ３１〜３８
のフリップフロップ３０ｃが誤動作しない量とした。

【００４４】このようにすることにより、クロック信号
線４の信号が、スキャン切り替え信号を伝達するスキャ
ン信号線５にクロストークすると、予期しないノイズ信
号がスキャン信号線５にクロストークし、スキャン用フ
リップフロップ３１〜３８のフリップフロップ３０ｃの
データ入力端子３６にノイズとして入る場合があるが、
遅延回路３０ｅを設けることにより、このノイズ対策を
行うことができた。

【００４５】つまり、クロック信号線４の信号がフリッ
プフロップ３０ｃを動作するときに、スキャン切り替え
信号を伝達するスキャン信号線５にクロストークが発生
し、ノイズが乗ったとしても、このノイズは遅延回路３
０ｅを通らなければフリップフロップ３０ｃに到達でき
ない。また、この遅延回路３０ｅの遅延量は、フリップ
フロップ３０ｃのクロック入力端子３０ｆにクロック信
号が入力し、フリップフロップ３０ｃの内部の状態を遷
移させ安定する時間より長い値とした。このようにする
ことにより、スキャン信号線５に乗ったノイズが、フリ
ップフロップ３０ｃを誤動作させることを防止すること
ができた。

【００４６】また、クロック信号線４は、第一実施形態
の半導体集積回路１と同様に、スキャン信号線５とＧＮ
Ｄ線７またはＶＤＤ線８とで取り囲まれるように配線し
た。その他の構造および作用については、第一実施形態
の半導体集積回路１と同様としてある。

【００４７】上述した第一実施例における半導体集積回
路１ａは、スキャン用フリップフロップ３１〜３８のク
ロック入力端子３０ａとスキャン切り替え信号端子３０
ｂを同じ方向に突設し、スキャン切り替え信号端子３０
ｂをクロック入力端子３０ａより外側に形成することに
より、また、スキャン＆クロックバッファを形成するこ
とにより、さらにまた、スキャン用フリップフロップ３
１〜３８に遅延回路３０ｅを形成することにより、クロ
ック信号線４の配線領域をより省スペース化するととも
に、スキャン用フリップフロップ３１〜３８の誤動作を
より完璧に防止することができた。

【００４８】なお、本発明の半導体集積回路において、
クロストークが発生しても誤動作などの問題が発生しな
い信号線であれば、スキャン信号線の代わりに使用する
ことができることは勿論である。 また、配線の難易度が
低くなることにより、配線長や、配線のＲＣ成分を均等
に配線することができるので、ＣＴＳ構造を有する半導
体集積回路の遅延調整を容易に行うことができる。

【００４９】

【発明の効果】以上説明したように、本発明によれば、
クロック信号線をＧＮＤ線またはＶＤＤ線とスキャン信
号線とで取り囲むことにより、シールド配線を設ける必
要がなく、シールド配線の領域を確保する必要がない。
したがって、その領域を他の配線領域として使用するこ
とができ、配線の難易度を低くすることができ、半導体
集積回路のチップサイズを小型化することが可能である
とともに、廉価な半導体集積回路を提供することができ
る。

【図面の簡単な説明】

【図１】図１は、第一実施形態における半導体集積回路
の要部の概略レイアウト図を示している。

【図２】図２は、第一実施例における半導体集積回路の
要部の概略レイアウト図を示している。

【図３】図３は、第一実施例における半導体集積回路の
要部の回路図を示している。

【図４】図４は、第一実施例における半導体集積回路の
スキャン用フリップフロップの拡大模式図を示してい
る。

【図５】図５は、第一実施例における半導体集積回路の
クロックバッファとスキャンバッファの拡大模式図を示
している。

【図６】図６は、第一実施例における半導体集積回路の
スキャン用フリップフロップの拡大模式図を示してい
る。

【図７】図７は、従来例における半導体集積回路の要部
の概略レイアウト図を示している。

【符号の説明】

１ 半導体集積回路 １ａ 半導体集積回路 １ｂ 半導体集積回路 ２ データ入力線 ３ スキャン用データ入力線 ４ クロック信号線 ５ スキャン信号線 ７ ＧＮＤ線 ８ ＶＤＤ線 ９ ＧＮＤ電位配線 ３０ スキャン用フリップフロップ ３０ａ クロック入力端子 ３０ｂ スキャン切り替え信号端子 ３０ｃ フリップフロップ ３０ｄ セレクタ ３０ｅ 遅延回路 ３０ｆ クロック入力 ３０ｇ データ入力端子 ３１〜３８ スキャン用フリップフロップ ４０ クロックバッファ ４０ａ 入力端子 ４０ｂ 出力端子 ４１〜４３ クロックバッファ ５０ スキャンバッファ ５０ａ 入力端子 ５０ｂ 出力端子 ５１〜５３ スキャンバッファ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/822 H01L 27/04 H01L 21/82 H01L 27/118

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 ゲートアレイあるいはセルベースＩＣ方
   式の半導体集積回路において、 ＧＮＤ線と平行かつ隣接して配線されたクロック信号線
   と、 このクロック信号線と平行に、かつ、前記ＧＮＤ線の反
   対側に隣接して配線されたスキャン信号線とを具備した
   ことを特徴とする半導体集積回路。
2. 【請求項２】 ゲートアレイあるいはセルベースＩＣ方
   式の半導体集積回路において、 ＶＤＤ線と平行かつ隣接して配線されたクロック信号線
   と、 このクロック信号線と平行に、かつ、前記ＶＤＤ線の反
   対側に隣接して配線されたスキャン信号線とを具備した
   ことを特徴とする半導体集積回路。
3. 【請求項３】 上記請求項１または２に記載の半導体集
   積回路において、 クロックバッファとスキャンバッファは、隣接して形成
   されたファンクションブロックとして配設され、このク
   ロックバッファとスキャンバッファの入出力端子は、同
   一方向に突設してあり、かつ、スキャンバッファの入出
   力端子は、クロックバッファの入出力端子より外側に形
   成されたことを特徴とする半導体集積回路。
4. 【請求項４】 上記請求項１〜３のいずれかに記載の半
   導体集積回路において、 スキャン用フリップフロップは、クロック入力端子とス
   キャン切り替え信号端子が同一方向に突設してあり、か
   つ、スキャン切り替え信号端子はクロック入力端子より
   外側に形成されたことを特徴とする半導体集積回路。
5. 【請求項５】 上記請求項４に記載の半導体集積回路に
   おいて、 前記スキャン用フリップフロップは、前記スキャン切り
   替え信号の遅延回路を有することを特徴とする半導体集
   積回路。