JP2005340347A - 半導体集積回路装置、半導体集積回路装置用パターンの生成方法、半導体集積回路装置の製造方法、および半導体集積回路装置用パターン生成装置 - Google Patents
半導体集積回路装置、半導体集積回路装置用パターンの生成方法、半導体集積回路装置の製造方法、および半導体集積回路装置用パターン生成装置 Download PDFInfo
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Abstract
【課題】 有効に電源ノイズの吸収をはかり、回路の安定動作を実現することを目的とする。特にノイズ発生源のすぐ近くでノイズの吸収を行う。
【解決手段】本発明の半導体集積回路装置は、バイパスコンデンサをレイアウト設計後の空き領域に配置するのではなく、必要とする回路ブロック内または近傍の表面に、トレンチTを形成しトレンチ型容量セルCDを形成するもので、これにより、チップ面積の縮小とバイパスコンデンサの最適配置によるノイズ低減効果を効果的に発揮することができる。
【選択図】 図3
【解決手段】本発明の半導体集積回路装置は、バイパスコンデンサをレイアウト設計後の空き領域に配置するのではなく、必要とする回路ブロック内または近傍の表面に、トレンチTを形成しトレンチ型容量セルCDを形成するもので、これにより、チップ面積の縮小とバイパスコンデンサの最適配置によるノイズ低減効果を効果的に発揮することができる。
【選択図】 図3
Description
本発明は、半導体集積回路装置、半導体集積回路装置の生成方法、半導体集積回路装置の製造方法および半導体集積回路装置の生成装置に係り、特に半導体集積回路装置のノイズ対策のためのバイパスコンデンサ、インダクタなどを具備した半導体集積回路装置およびそのパターン生成のための方法に関するものである。
コンピュータはいうまでもなく、携帯電話等の通信機器、一般家庭製品や玩具、自動車まで、LSIの利用範囲が拡大している。しかし、その一方で、これらの製品から生じる不要輻射(Electromagnetic Interference:EMI)がテレビ・ラジオ等の受信装置の電波障害や他システムの誤動作の原因として問題になっている。これらの問題に対して、フィルタリングやシールディングといった製品全体としての対策も施されているが、部品点数増大・コスト増大・製品上対策の難しさ等の観点より、LSIパッケージとしてのノイズ抑制が強く要請されている。
このような状況下、各製品においてLSIはキーデバイスとして位置付けられており、製品の競争力確保のために、LSIの大規模化・高速化が要求されている。製品サイクルが短くなる中で、これらの要求に答えるためにはLSI設計の自動化が必須であり、現状の設計自動化技術導入の条件として同期設計を採用する必要が高まっている。基準クロックに同期して全回路が動作し、かつ大規模・高速のLSIとなれば、その瞬時電流は非常に大きくなってしまうことになり、不要輻射の増大を引き起こすことになる。
このように、LSIの微細化及び、動作周波数の高速化に伴い、ラッチアップ対策、ノイズ対策が大きな問題となってきている。
そこで、本発明者らは、チップ面積増大を防止すべく、空き領域の電源配線下に基板コンタクトを配置し、電源配線とグランド配線との間にセルをバイパスしたコンデンサを配置することにより、半導体集積回路装置の面積増大を抑制しつつも、ラッチアップ耐圧の向上を実現し、ノイズ放射の低減、外部から侵入するノイズによる誤動作の低減を実現する方法を提案している(特許文献1)。
この方法により、半導体集積回路装置の面積増大を招くことなくノイズによる誤動作の低減を実現することができる。
この方法により、半導体集積回路装置の面積増大を招くことなくノイズによる誤動作の低減を実現することができる。
ところでCMOS論理回路がスイッチングするときに流れる電源電流が、パッケージのボンディングワイヤのインダクタを通過するときに電源ノイズが発生する。この電源ノイズは、デジタル回路において多く発生し、電磁不要輻射(EMI)によって、他の機器に対して悪影響を及ぼす。更にアナログ/デジタル(A/D)混在LSIにおいては、デジタル回路で発生したノイズは基板を通してアナログ回路へ伝わり、アナログ回路の性能に悪影響を及ぼすという問題がある。
このためレイアウト後の空き領域に必要容量のバイパスコンデンサを配置したとしても、そのバイパスコンデンサを配置する場所は、回路ブロックと回路ブロックとの間であり、バイパスコンデンサが回路ブロック内のノイズ源から遠いのでノイズ低減効果が低いという問題があった。
そこでノイズ源の近くにバイパスコンデンサを配置しようとすると十分な面積をとることができず、回路ブロックの増大を招くことになっていた。
そこでノイズ源の近くにバイパスコンデンサを配置しようとすると十分な面積をとることができず、回路ブロックの増大を招くことになっていた。
本発明は、前記実情に鑑みてなされたもので、有効に電源ノイズの吸収をはかり、回路の安定動作を実現することを目的とする。特にノイズ発生源のすぐ近くで占有面積を増大することなく十分に大きな容量を形成しノイズの吸収を行うことを目的とする。
また、確実なる電源ノイズの低減を求めて、パターン生成の自動化を容易にすることを目的とする。
上記目的を達成するため、本発明の半導体集積回路装置は、バイパスコンデンサをレイアウト設計後の空き領域に配置するのではなく、必要とする回路ブロック内または近傍の表面に、トレンチを形成しトレンチ型容量セルを形成するもので、これにより、チップ面積の縮小とバイパスコンデンサの最適配置によるノイズ低減効果を効果的に発揮することができる。
すなわち、本発明の半導体集積回路装置は、少なくとも一つの回路ブロックを備えた半導体集積回路装置であって、前記回路ブロック内または前記回路ブロックの近傍に位置する半導体基板表面に、前記回路ブロックに接続される異なる電位の2つの電源線に接続するように形成されたバイパスコンデンサを含み、前記バイパスコンデンサは、前記半導体基板表面に形成されたトレンチの内壁に沿って形成されたことを特徴とする。
かかる構成によれば、空き領域下にバイパスコンデンサを形成するのではなく、ノイズ源となる回路ブロックないまたは回路ブロックの近傍に位置する半導体基板表面に、トレンチを形成しトレンチの内壁に沿ってバイパスコンデンサを形成しているため、占有面積を増大することなく大容量を得ることができる上、ノイズ源に近接して配置することができ、ノイズ低減効果が高いものとなる。
また、本発明の半導体集積回路装置は、前記バイパスコンデンサが、前記トレンチ内壁に形成された拡散層を第1の導体層とし、前記トレンチ内壁に容量絶縁膜を介して形成された第2の導体層とで構成されたものを含む。
かかる構成によれば、基板表面を最大限に利用し、トレンチ内壁に沿って形成された容量絶縁膜をはさむ領域の面積をコンデンサ面積として利用できるため、チップ面積を増大することなく、回路ブロック内または回路ブロックに近接して大容量の容量セルを形成することができる。
また、本発明の半導体集積回路装置は、前記バイパスコンデンサが、少なくとも表面が絶縁層で構成されたトレンチ内壁に形成された第1の導体層と、前記第1の導体層上に容量絶縁膜を介して形成された第2の導体層とで構成されたものを含む。
かかる構成によれば、絶縁膜によってトレンチ内壁への拡散領域の拡がりを低減することができるため、第1の導体層を別途形成する必要があるが、トレンチに近接して他の回路素子が存在可能となり、拡散層を用いた場合に比べ、結果的にチップの微細化を図ることができる。
また、本発明の半導体集積回路装置は、前記バイパスコンデンサの前記第1及び第2の導体層の一方は、基板電位を固定する基板コンタクトを介して前記電源線の一方に接続されたことを特徴とするものを含む。
かかる構成によれば、近接して存在するグランド配線、電源配線への接続によってバイパスコンデンサを形成することができ、極めて簡単な構成で信頼性の高いパターン形成を行うことが可能となる。
また、本発明の半導体集積回路装置は、前記バイパスコンデンサは、前記半導体集積回路上の他の領域では1つの配線層を構成する第1および第2の導体層の間に容量絶縁膜を介して形成されるものを含む。
かかる構成により、配線層としての導体層を2層構造で形成し、容量素子を形成すべき領域で誘電体層を挟むことにより、容易に容量付加を実現することができる。すなわち第1および第2の導体層の相対向する領域全てがコンデンサとして働き、究めて有効な面積利用が可能となる。また、基板側電位の取り出しも拡散領域を介して実現することができるため、電位取り出しのための抵抗が小さく、大面積にわたって一体的に形成することが可能である。またこれら第1および第2の導体層は配線層と同一工程で形成することができるため、製造が容易である。なおこれら第1および第2の導体層は、互いに異なる材料で構成してもよいし、同一材料で構成し、途中で容量絶縁膜となる誘電体層を挟むようにすればよい。
また、本発明の半導体集積回路装置は、前記電源線の一方は、グランド配線であり、他の一方は電源配線であるものを含む。
この構成により、基板にコンタクトを形成するのみで、電源配線またはグランド配線との間に良好に容量形成を実現することができる。
この構成により、基板にコンタクトを形成するのみで、電源配線またはグランド配線との間に良好に容量形成を実現することができる。
また、本発明の半導体集積回路装置は、前記第1の導体層は、基板表面に形成された拡散層を介してグランド配線または電源配線に接続されるものを含む。
この構成により、コンタクトの形成を付加するのみで、基板電位に固定されたグランド配線と電源配線との間でバイパスコンデンサが形成されるため、占有面積の増大を招くことなくバイパスコンデンサを形成することが可能となる。
この構成により、コンタクトの形成を付加するのみで、基板電位に固定されたグランド配線と電源配線との間でバイパスコンデンサが形成されるため、占有面積の増大を招くことなくバイパスコンデンサを形成することが可能となる。
また、本発明の半導体集積回路装置は、前記バイパスコンデンサは、電源配線領域下に形成されているものを含む。
この構成により、電源配線との接続長が短縮でき、また占有面積の増大を低減することができる。
この構成により、電源配線との接続長が短縮でき、また占有面積の増大を低減することができる。
また、本発明の半導体集積回路装置は、前記第1の導体層は、基板表面に形成された第1の拡散領域にコンタクトし、前記第1の拡散領域と、基板電位を固定する基板コンタクトとしての第2の拡散領域とが接続されるものを含む。
この構成によればレイアウトも簡単となり、信頼性の高い半導体集積回路装置を形成することが可能となる。
この構成によればレイアウトも簡単となり、信頼性の高い半導体集積回路装置を形成することが可能となる。
また、本発明の半導体集積回路装置は、前記第1の拡散領域は、前記基板コンタクトを構成する第2の拡散領域と同一導電型であるものを含む。
かかる構成によれば、基板コンタクトとの接続が容易であり、接続抵抗を小さくすることが可能となる。
また、本発明の半導体集積回路装置は、前記第1の拡散領域は、前記基板コンタクトを構成する第2の拡散領域と異なる導電型であり、前記第2の拡散領域表面に形成されたシリサイド層を介して前記第1および第2の拡散領域とが接続されているものを含む。
かかる構成によれば、基板コンタクトとの接続部分において、拡散層で接続しようとすると、逆導電型であるため、界面でキャリアの少ない領域が形成され、接続抵抗が増大するという問題があるが、これはシリサイド化を行うことにより拡散領域表面のシリサイド層を介してゲート電極の下地の拡散領域が接続されるため、接続抵抗が改善され、良好なバイパスコンデンサを得ることが可能となる。
また、基板コンタクトとの接続部分において、拡散層で接続しようとすると、逆導電型であるため、界面でキャリアの少ない領域が形成され、接続抵抗が増大するという問題があるが、これはシリサイド化を行うことにより拡散領域表面のシリサイド層を介してゲート電極の下地の拡散領域が接続されるため、接続抵抗が改善され、良好なバイパスコンデンサを得ることが可能となる。
また、本発明の半導体集積回路装置は、前記トレンチは、トレンチ分離領域に沿って形成されているものを含む。
これにより、トレンチ分離領域を越えて段差をもつように第1の配線層を形成することにより、大容量のバイパスコンデンサを形成することができる。
これにより、トレンチ分離領域を越えて段差をもつように第1の配線層を形成することにより、大容量のバイパスコンデンサを形成することができる。
また、本発明の半導体集積回路装置は、前記バイパスコンデンサが複数個アレイ状に存在するものを含む。
かかる構成によれば、ユニットをアレイ状に配列することにより、演算も容易であり、高速かつ容易にパターン形成を行うことが可能となる。
また、本発明の半導体集積回路装置は、前記バイパスコンデンサが、互いに異なる容量絶縁膜を具備し、チップ内で単位面積当たりの容量が異なるように形成されているものを含む。
ここでは、仕様を考慮して、デザインルールから領域の状況を判断し、領域毎に特性の異なるバイパスコンデンサを設けるように企図したものである。一般に、電源に近い、チップの外周部では、サージ対策のために高耐圧である必要があるのに対し、内部では特に高耐圧である必要はない。このような理由から、チップ外周近傍ではゲート絶縁膜を厚くし、内部では薄くする。あるいはチップ外周近傍でのみ多層構造のゲート絶縁膜とするなどの方法を取る必要がある場合もある。そこで周辺の回路素子と同時に容量セルを形成するような場合には、周辺の回路素子にあわせて容量絶縁膜の膜厚を選択するようにしてもよい。また、必要とする容量値と耐圧とによって調整してもよい。
また機能素子の近傍では周波数特性が重要であり、高周波用である場合は大容量のバイパスコンデンサを形成する必要があるのに対し、低周波用である場合には小容量のバイパスコンデンサで十分である。
そこで、チップ枠から内部方向への距離を、プロセス情報を元に設定し、論理演算、リサイズ処理によって、外周部分、内部を切り分けてそれぞれ仕様の異なったバイパスコンデンサを配置するようにしてもよい。このように仕様を考慮して、デザインルールから領域の状況を判断し、領域毎に特性の異なるバイパスコンデンサを設けることにより、より特性が良好で信頼性の高い半導体集積回路装置を提供することが可能である。
そこで、チップ枠から内部方向への距離を、プロセス情報を元に設定し、論理演算、リサイズ処理によって、外周部分、内部を切り分けてそれぞれ仕様の異なったバイパスコンデンサを配置するようにしてもよい。このように仕様を考慮して、デザインルールから領域の状況を判断し、領域毎に特性の異なるバイパスコンデンサを設けることにより、より特性が良好で信頼性の高い半導体集積回路装置を提供することが可能である。
また、本発明の半導体装置用パターンの生成方法は、半導体チップの機能情報に基づいて機能素子のレイアウトパターンを設計し配置するレイアウトパターン形成工程と、前記レイアウトパターンからノイズを発生しやすい回路ブロックを抽出する工程と、前記回路ブロック内または前記回路ブロックの近傍に位置する半導体基板表面に、前記レイアウトパターンの存在しない空き領域を検出する空き領域検出工程と、前記空き領域に、トレンチ型容量セルの配置が可能であるか否かを判断する判断工程と、前記判断工程で可であると判断された領域にトレンチ型容量セルを配置する工程と、前記トレンチ型容量セルの第1の導体層を第1の電源線に接続するとともに、第2の導体層を第2の電位に接続するように配線を形成する配線配置工程とを具備したものを含む。
かかる方法によれば、ノイズの発生しやすい回路ブロックを抽出し、この回路ブロック内またはこれに近接してにバイパスコンデンサを配置するようにしているため、自動形成が容易で、容易に効率よくパターンレイアウトを行うことが可能となる。
本発明の半導体装置用パターン生成方法は、前記配線配置工程は、前記トレンチ型容量セルの第1の導体層を電源配線に接続するとともに、第2の導体層をグランド配線に接続する工程を含む。
かかる方法によれば、容易にノイズ発生源となる回路ブロック上に容量セルを配置することができる。
また本発明の半導体集積回路装置用パターン生成装置は、半導体チップのレイアウトパターンを設計し配置するレイアウトパターン形成手段と、前記レイアウトパターンのノイズを発生しやすい回路ブロックを抽出する抽出手段と、前記回路ブロック内または近傍で、容量セルを配置可能であるか否かを判断する手段と、前記判断する手段によって、配置可能であると判断された領域を配置領域として容量を配置する容量配置手段とを含む。
また本発明は、上記半導体集積回路装置用パターン生成方法を用いて生成された半導体集積回路装置用パターンを用いて半導体集積回路装置を製造するものを含む。
本発明の半導体集積回路装置は、空き領域ではなくノイズの発生しやすい回路ブロック内または近傍にトレンチを形成し、トレンチ内壁に沿って配線などを利用して大容量のバイパスコンデンサを形成するもので、チップ面積の増大なしに、そして工数の増大なしにバイパスコンデンサを形成することが可能となり、ノイズの低減を図ることが可能となる。また、パターンの生成に際しても、ノイズの発生しやすい回路ブロックを抽出し、この回路ブロック内またはこれに近接して、デカップリング容量を生成することが可能か否かを判断するように、図形論理演算、リサイズ処理を利用して、自動的に探し出し、この探し出した領域をデカップリング容量配置領域として利用するもので、自動的にパターン生成が可能であり、高精度のノイズ低減が可能となる。
また本発明の半導体集積回路装置用パターン生成装置によれば、電源ノイズの吸収を効果的に実施でき、回路の安定動作を実現することが可能な半導体集積回路装置のレイアウトパターンを自動的に形成することが可能となる。
また本発明の半導体集積回路装置用パターン生成装置によれば、電源ノイズの吸収を効果的に実施でき、回路の安定動作を実現することが可能な半導体集積回路装置のレイアウトパターンを自動的に形成することが可能となる。
以下、本発明の一実施例について、図面を参照しつつ詳細に説明する。
(実施の形態1)
図1は、本発明の実施の形態におけるパターン生成装置を示すブロック図、図2はパターン生成方法を示すフローチャートである。
本実施の形態では、ノイズ源となる回路ブロックN内の基板表面にトレンチ構造のデカップリング容量CDを形成したことを特徴とするものである。図3に説明図を示すように、レイアウトパターンからノイズ源となりうる回路ブロック内の基板表面の空き領域にトレンチTを配置し、このトレンチTの内壁に沿って第1の拡散領域30aを形成し、これを第1の導体層とするとともにこれと第2の導体層1(第1の配線導体層1a、第2の配線導体層1b)の間に容量絶縁膜1cを介在させた領域を形成し、これら第1および第2の導体層30a、1をそれぞれコンタクトを介して電源線2aに接続すると共に、この第1の拡散領域30aに接続され、これと同一導電型の第2の拡散領域30bにコンタクトする第1の配線導体層1aおよび第2の配線導体層1bを接地線2bに接続することにより容量素子とし、この容量素子からなるデカップリング容量CDを形成したことを特徴とする。
(実施の形態1)
図1は、本発明の実施の形態におけるパターン生成装置を示すブロック図、図2はパターン生成方法を示すフローチャートである。
本実施の形態では、ノイズ源となる回路ブロックN内の基板表面にトレンチ構造のデカップリング容量CDを形成したことを特徴とするものである。図3に説明図を示すように、レイアウトパターンからノイズ源となりうる回路ブロック内の基板表面の空き領域にトレンチTを配置し、このトレンチTの内壁に沿って第1の拡散領域30aを形成し、これを第1の導体層とするとともにこれと第2の導体層1(第1の配線導体層1a、第2の配線導体層1b)の間に容量絶縁膜1cを介在させた領域を形成し、これら第1および第2の導体層30a、1をそれぞれコンタクトを介して電源線2aに接続すると共に、この第1の拡散領域30aに接続され、これと同一導電型の第2の拡散領域30bにコンタクトする第1の配線導体層1aおよび第2の配線導体層1bを接地線2bに接続することにより容量素子とし、この容量素子からなるデカップリング容量CDを形成したことを特徴とする。
この装置では半導体チップのレイアウトパターンを設計し配置するレイアウトパターン形成手段101と、このレイアウトパターン形成手段で生成されたレイアウトパターンからノイズ源となり得る回路ブロックを抽出するノイズブロック抽出手段102と、ノイズ源となり得る回路ブロック上の基板表面に空き領域があるか否かを検出する空き領域検出手段103と、上記レイアウトに応じてデザインルールを抽出する手段104と、前記回路ブロック上で、容量セルを配置可能であるか否かを判断する手段105と、前記判断する手段によって、配置可能であると判断された領域を配置領域として容量を配置する容量配置手段106とを含み、配線層にデカップリング容量を配置するようにし、再度容量付加のなされたレイアウトパターンデータをレイアウトパターン形成手段101から出力するように構成されている。
すなわちこのパターン生成装置では、図2に示すように、半導体チップのレイアウトデータ201からレイアウトパターンを設計して配置し、このレイアウトパターンからノイズを発生しやすい回路ブロックを抽出する(ステップ202)。そしてこのノイズを発生しやすい回路ブロック上で、デザインルールにより算出したテクノロジにもとづいて容量セルを配置可能であるか否かを判断する(ステップ203)。そしてこの判断する工程で、配置可能であると判断された領域を配置領域として容量を配置する(ステップ204)。
このようにして、ノイズの発生しやすい回路ブロックを抽出し、この回路ブロック内の基板表面が空いている空き領域にバイパスコンデンサを配置するようにしているため、自動形成が容易で、容易に効率よくパターンレイアウトを行うことができる。
このデザインルールにより算出したテクノロジとは、セル、バイパスコンデンサ、配線などの部材の大きさを、拡散、スパッタリング、エッチングなどの各プロセスのデザインルールによって定義したものをいう。
この例では、図3に示すように、基板表面のトレンチTに形成された拡散領域30aと、1つの配線層1を構成する第1および第2の配線導体層1a、1bの間に容量絶縁膜1cを介して容量素子を形成したことを特徴とする。
すなわち、不純物拡散領域30aとこの上層に形成される多結晶シリコン層1a、タングステン層1bとの間に容量絶縁膜として膜厚64nm程度の窒化シリコン膜1cを介在せしめたことを特徴とする。
すなわち、不純物拡散領域30aとこの上層に形成される多結晶シリコン層1a、タングステン層1bとの間に容量絶縁膜として膜厚64nm程度の窒化シリコン膜1cを介在せしめたことを特徴とする。
そして配線領域1001では多結晶シリコン層1a、タングステン層1bは配線層の一部を構成しており、容量部形成領域1002では基板表面に形成された不純物領域30aとこの上層に形成される多結晶シリコン層1a、タングステン層1bからなる配線層との間に窒化シリコン膜を介在させデカップリング容量を形成している。
この構造では容量部形成領域1002は容量分離領域1003を介して配線領域1001と分離されており、下方コンタクト2aを配線層と同電位に接続するとともに、上方コンタクト2bを介してタングステン層1bをグランド電位または電源電位に接続する。これにより工数を増大することなくデカップリング容量の付加を実現することができる。
製造に際しては、図4(a)乃至(c)に製造工程図を示すように、配線層の形成と同時にデカップリング容量付加を行う。
まず、図4(a)に示すように、配線層の形成に先立ち、基板表面に形成された第2の拡散領域3bであるnウェル内にフォトリソグラフィによりトレンチTを形成する。
そして、図4(b)に示すように、このトレンチ形成用のフォトレジストを残したまま、イオン注入を行い第1の拡散領域30aを形成する。
まず、図4(a)に示すように、配線層の形成に先立ち、基板表面に形成された第2の拡散領域3bであるnウェル内にフォトリソグラフィによりトレンチTを形成する。
そして、図4(b)に示すように、このトレンチ形成用のフォトレジストを残したまま、イオン注入を行い第1の拡散領域30aを形成する。
さらに図4(c)に示すように、スパッタリング法により容量絶縁膜としての窒化シリコン膜1cを形成し、容量部形成領域1002に相当するマスクを用いてフォトリソグラフィおよびエッチングにより容量部形成領域1002にのみ窒化シリコン膜1cを残す。
そして、図4(d)に示すように、この上層にCVD法により多結晶シリコン膜1a、タングステン層1bを形成する。
そして、図4(d)に示すように、この上層にCVD法により多結晶シリコン膜1a、タングステン層1bを形成する。
この後、配線パターン形成のための通常のフォトリソグラフィ工程によりレジストパターンを形成しこれをマスクとしてエッチングを行うことにより、図3に示すように、配線領域1001と容量部形成領域1002とを形成する。配線領域1001では多結晶シリコン層1aとこの上層に形成されるタングステン層1bとからなるポリサイド構造を形成し、容量部形成領域1002では第1の拡散領域30aと、多結晶シリコン層1a、タングステン層1bからなる配線層との間に窒化シリコン膜1cを介在させデカップリング容量を形成している。
この構成により、基板表面にトレンチを形成し、このトレンチに沿って形成した拡散領域を第1の導体層とし、容量素子を形成すべき領域で誘電体層を挟むことにより、容易に容量付加を実現することができる。すなわち第1および第2の導体層の相対向する領域全てがコンデンサとして働き、究めて有効な面積利用が可能となる。また、基板側電位の取り出しもこの第1の拡散領域に接続された同一導電型のウェル領域である第2の拡散領域30bを介して実現することができるため、電位取り出しのための抵抗が小さく、大面積にわたって一体的に形成することが可能である。またこれら第1および第2の導体層は配線層と同一工程で形成することができるため、製造が容易である。
(実施の形態2)
本実施の形態では、前記実施の形態1で説明した容量形成領域への電位供給のためのコンタクト構造を示す。図5および図6は、このコンタクト構造を示す例を示す図である。いずれもグランド電位VSSに接続された配線4Sあるいは電源電位VDDに接続された配線4dのある領域下にトレンチTを形成しトレンチ構造のデカップリング容量を設ける場合の例を示すものである。図5は容量形成領域1002をグランド電位VSSに接続された配線4Sの下に配した例、図6は容量形成領域1002を電源電位VDDに接続された配線4dの下に配した例を示すもので、容量形成領域1002および配線領域1001については、前記実施の形態1と同様に形成される。この例では基板側はウェル5,15表面に形成された高濃度拡散領域(第1の拡散領域)30a,30Sと接続することによって接続がなされる。図5の例では高濃度拡散領域30aとウェルとは同一導電型であるため、このまま接続され、図6の例では高濃度拡散領域30sとウェルとは逆導電型であるため、このまま接続され、シリサイド層7を介して容量形成領域1002の下方側電極となる高濃度拡散領域30sへの電位が供給される。
本実施の形態では、前記実施の形態1で説明した容量形成領域への電位供給のためのコンタクト構造を示す。図5および図6は、このコンタクト構造を示す例を示す図である。いずれもグランド電位VSSに接続された配線4Sあるいは電源電位VDDに接続された配線4dのある領域下にトレンチTを形成しトレンチ構造のデカップリング容量を設ける場合の例を示すものである。図5は容量形成領域1002をグランド電位VSSに接続された配線4Sの下に配した例、図6は容量形成領域1002を電源電位VDDに接続された配線4dの下に配した例を示すもので、容量形成領域1002および配線領域1001については、前記実施の形態1と同様に形成される。この例では基板側はウェル5,15表面に形成された高濃度拡散領域(第1の拡散領域)30a,30Sと接続することによって接続がなされる。図5の例では高濃度拡散領域30aとウェルとは同一導電型であるため、このまま接続され、図6の例では高濃度拡散領域30sとウェルとは逆導電型であるため、このまま接続され、シリサイド層7を介して容量形成領域1002の下方側電極となる高濃度拡散領域30sへの電位が供給される。
なお、本実施の形態において、実施の形態1と同一部位には同一符号を付した。
例えば図5に示す例では、高濃度拡散領域30aと多結晶シリコン層とタングステン層杜からなる配線層1との間に窒化シリコン膜1cを介在させてデカップリング容量を形成するもので、この容量形成領域1002の上層側電極となる配線1のタングステン層1bを第1のコンタクト2bを介してグランド電位VSSに接続された配線4Sに接続する。
例えば図5に示す例では、高濃度拡散領域30aと多結晶シリコン層とタングステン層杜からなる配線層1との間に窒化シリコン膜1cを介在させてデカップリング容量を形成するもので、この容量形成領域1002の上層側電極となる配線1のタングステン層1bを第1のコンタクト2bを介してグランド電位VSSに接続された配線4Sに接続する。
一方の下層側電極となる高濃度不純物領域30aはウェル5と同一導電型であり、第1の基板コンタクト3a、電極コンタクト3bを介して電源配線4dに接続される。
一方図6に示す例でも、高濃度不純物領域30sと多結晶シリコン層1aとタングステン層1bとからなる配線1との間に窒化シリコン膜1cを介在させてデカップリング容量を形成するもので、この容量形成領域1002の上層側電極となる配線のタングステン層1bを基板コンタクト2a、第1のコンタクト2bを介して電源電位VDDに接続された配線4dに接続する。
一方の下層側電極となる高濃度不純物領域30Sはシリコン基板表面のシリサイド層7にコンタクトし、このシリサイド層7を介して第2の基板コンタクト3aに接続される。 そしてこの第2の基板コンタクト3aは配線領域1001の電極コンタクト3bを介してグランド配線4sに接続される。
このようにして、占有面積を増大することなく、ノイズ発生量の大きい回路ブロック上にデカップリング容量を形成することができる。
本実施の形態によれば、電源配線1下に位置する回路ブロック内に空き領域をみつけここにトレンチを形成することにより大面積のバイパスコンデンサを自動配置することで、チップの面積をさせることなく電源ノイズを低減させる容量値を設けることができる。
なお、この金属シリサイド層7はゲート絶縁膜の形成に先立ち、他の領域のシリサイド工程と同一工程で形成することも可能である。また、このバイパスコンデンサのゲート電極を構成するポリシリコン層をシリサイド化する際、ポリシリコンのパターニングと同時にゲート絶縁膜もパターニングし、メタル層を形成しシリサイド化を行った後、シリサイド化しなかった部分すなわち、ゲート絶縁膜側面のメタル層を選択エッチングによりエッチング除去することにより、ゲート電極下をのぞく基板表面にシリサイド層を形成することができる。このようにしてPN接合を経ることなく電流の取り出しを行うことができ、良好なバイパスコンデンサを得ることが可能となる。
(実施の形態3)
本実施の形態では、ノイズ源となる回路ブロック上にデカップリング容量を形成し、ノイズの伝搬を防止するものである。占有面積を増大することなくより大きな容量を形成するのが望ましい。本実施の形態では、容量と占有面積との関係を測定し、形状の最適化を実現する。
まず前記実施の形態1において形成したのと同様にして、面積0.01〜1mm2、周辺長0.04〜8mmの評価パターンを形成した。ここで容量絶縁膜としてはプラズマCVD法で形成した膜厚64nmの窒化シリコン膜を使用した。
本実施の形態では、ノイズ源となる回路ブロック上にデカップリング容量を形成し、ノイズの伝搬を防止するものである。占有面積を増大することなくより大きな容量を形成するのが望ましい。本実施の形態では、容量と占有面積との関係を測定し、形状の最適化を実現する。
まず前記実施の形態1において形成したのと同様にして、面積0.01〜1mm2、周辺長0.04〜8mmの評価パターンを形成した。ここで容量絶縁膜としてはプラズマCVD法で形成した膜厚64nmの窒化シリコン膜を使用した。
測定の結果全容量Cは以下に示すように面積成分の容量Csとフリンジ部分の容量Clとの和であることがわかった。
C=Cs*S+Cl*L
Cs=0.9527fF/μm2
Cl=0.0775fF/μm
C:容量
S:面積
L:周辺長
周辺長/面積を横軸にとったときの容量を図7に示す。この図から周辺長が大きいほど容量は大きくすることができることがわかる。
C=Cs*S+Cl*L
Cs=0.9527fF/μm2
Cl=0.0775fF/μm
C:容量
S:面積
L:周辺長
周辺長/面積を横軸にとったときの容量を図7に示す。この図から周辺長が大きいほど容量は大きくすることができることがわかる。
また面積固定で0.01mm2としたとき周辺長を0.04mmm8.0mmとしたときの耐圧とリーク電流を測定した。その結果を図8(a)および(b)に示す。耐圧およびそのばらつきは若干大きくなるが、容量を大きくすることができることから、図8(b)に示すようにアレイ状とするのが望ましい。
図9(a)乃至(c)は占有面積を一定にしたときの、形状による容量値の変化を示す。全体を9個の小ブロックB1に分割し、全ブロックを一体形成したものC1、周辺の小ブロックB1のみを容量ブロックとしたものC2、真中の小ブロックB1のみを除いたものC3の3種類を形成した。このときの容量値はそれぞれ9.5043(fF)、5.5018(fF)、8.8616(fF)であった。
以上の結果を利用し、必要に応じて一体形状としてもよいし、アレイ状に分割形状を形成してもよく、適宜容量パターンのパターン形状を選択するのが望ましい。
以上の結果を利用し、必要に応じて一体形状としてもよいし、アレイ状に分割形状を形成してもよく、適宜容量パターンのパターン形状を選択するのが望ましい。
なお、前記実施の形態では、トレンチ形成後、トレンチ内壁にさらに高濃度拡散を行い拡散領域を介して基板にコンタクトするようにしたが、トレンチ内壁に絶縁膜を形成し、第1の導体層を形成すると共に、順次容量絶縁膜、第2の導体層を形成するようにしてもよい。
実際に、パターン生成に際してはデカップリング容量配置可能領域を抽出し、接続用拡散層を配置する際に、基板コンタクト領域と接続用拡散層との重なり部分を分離し、配線への接続をする。これらの工程は、図形論理演算、リサイズ処理により自動的に行うことができる。
実際に、パターン生成に際してはデカップリング容量配置可能領域を抽出し、接続用拡散層を配置する際に、基板コンタクト領域と接続用拡散層との重なり部分を分離し、配線への接続をする。これらの工程は、図形論理演算、リサイズ処理により自動的に行うことができる。
(実施の形態4)
なお前記実施の形態1乃至3では、基板表面にトレンチを形成し、基板表面に形成された拡散領域を一方の電極としてバイパスコンデンサを形成する例について説明したが、本実施の形態では、図10に示すように、基板表面 のウェル15h内に形成されたトレンチTの内壁に、酸化シリコン膜(図示せず)を形成した後、第1の導体層10b、容量絶縁膜10c、第2の導体層10aを形成する。
なお前記実施の形態1乃至3では、基板表面にトレンチを形成し、基板表面に形成された拡散領域を一方の電極としてバイパスコンデンサを形成する例について説明したが、本実施の形態では、図10に示すように、基板表面 のウェル15h内に形成されたトレンチTの内壁に、酸化シリコン膜(図示せず)を形成した後、第1の導体層10b、容量絶縁膜10c、第2の導体層10aを形成する。
ここでは、第1の導体層として多結晶シリコン層10bを形成するとともに、この表面を酸化して酸化シリコン膜10cを形成し、この上層に第2の導体層としてタングステン層10aを形成する。ここで第1の配線層の表面酸化により容量絶縁膜10cを形成すると共に、第2の配線層としてのタングステン層の形成時に上層側電極となる第2の導体層10aを形成し、バイパスコンデンサを形成する。この第2の配線層10aにはコンタクト2bを介してグランド電位VSSに接続された配線4Sが接続される。一方第1の配線層10bである多結晶シリコン層は基板コンタクト3aを介して電源電位VDDに接続された配線4dに接続される。
このように、基板表面に形成される層間絶縁膜にトレンチを形成しておくのみで、MOSFETの製造プロセスの中で配線を形成することにより工数を増大することなく大容量のデカップリング容量を形成することができる。
実際に、パターン生成に際してはデカップリング容量配置可能領域を抽出し、接続用拡散層を配置する際に、基板コンタクト領域と接続用拡散層との重なり部分を分離し、配線への接続をする。これらの工程は、図形論理演算、リサイズ処理により自動的に行うことができる。
実際に、パターン生成に際してはデカップリング容量配置可能領域を抽出し、接続用拡散層を配置する際に、基板コンタクト領域と接続用拡散層との重なり部分を分離し、配線への接続をする。これらの工程は、図形論理演算、リサイズ処理により自動的に行うことができる。
このようにして、配線パターンの変更のみで容量の増大をはかることができる。また、凹凸を形成するだけでなく、フィン状にするなど適宜調整することにより、より大容量化をはかることができる。
(実施の形態5)
本実施の形態では、図11(a)乃至(c)に示すように、トレンチ分離領域に沿ってバイパスコンデンサを形成することを特徴とする。
これにより、トレンチ分離領域を越えて段差をもつように第1の導体層を形成することによって、より大容量のバイパスコンデンサを形成することができる。
まずシリコン基板40の表面に異方性エッチングにより深さ250nmのトレンチを形成しこの内部にNSG膜を形成し900℃から1050℃程度にアニ−ルしトレンチ分離領域41を形成する。
そして図11(a)に示すように、フォトリソグラフィにより形成したレジストパターンR1をマスクとして異方性エッチングにより深さ200nmのトレンチを形成する。このときトレンチ内部にトレンチ分離領域が入るように位置決めを行う。これによりより微細領域に大容量のトレンチ型バイパスコンデンサを形成することができる。
レジスト除去後、続いて膜厚10nm程度のHTO膜を形成する。
さらにボロンイオンの注入によりNウェル43を形成する。さらにチャネル注入を行う。
この後ゲート酸化膜として膜厚2.87nmの窒化シリコン膜42を形成する。そしてCVD法により膜厚180nmの多結晶シリコン膜を形成し、ゲートアニールを行いさらにフォトリソグラフィを行い図11(b)に示すように、トレンチ部分に開口する第2のレジストパターンR2を介してイオン注入によりトレンチ部分の多結晶シリコン膜にボロンを注入する。注入条件は10keV、3.0E+15/cm2とした。
そして再度フォトリソグラフィによりレジストパターン(図示せず)を形成し、多結晶シリコン層のパターニングを行い第2の導体層44としての多結晶シリコンのパターンを形成した後この多結晶シリコン層にボロンをイオン注入する。注入条件は5keV、3.0E+15/cm2とした。
本実施の形態では、図11(a)乃至(c)に示すように、トレンチ分離領域に沿ってバイパスコンデンサを形成することを特徴とする。
これにより、トレンチ分離領域を越えて段差をもつように第1の導体層を形成することによって、より大容量のバイパスコンデンサを形成することができる。
まずシリコン基板40の表面に異方性エッチングにより深さ250nmのトレンチを形成しこの内部にNSG膜を形成し900℃から1050℃程度にアニ−ルしトレンチ分離領域41を形成する。
そして図11(a)に示すように、フォトリソグラフィにより形成したレジストパターンR1をマスクとして異方性エッチングにより深さ200nmのトレンチを形成する。このときトレンチ内部にトレンチ分離領域が入るように位置決めを行う。これによりより微細領域に大容量のトレンチ型バイパスコンデンサを形成することができる。
レジスト除去後、続いて膜厚10nm程度のHTO膜を形成する。
さらにボロンイオンの注入によりNウェル43を形成する。さらにチャネル注入を行う。
この後ゲート酸化膜として膜厚2.87nmの窒化シリコン膜42を形成する。そしてCVD法により膜厚180nmの多結晶シリコン膜を形成し、ゲートアニールを行いさらにフォトリソグラフィを行い図11(b)に示すように、トレンチ部分に開口する第2のレジストパターンR2を介してイオン注入によりトレンチ部分の多結晶シリコン膜にボロンを注入する。注入条件は10keV、3.0E+15/cm2とした。
そして再度フォトリソグラフィによりレジストパターン(図示せず)を形成し、多結晶シリコン層のパターニングを行い第2の導体層44としての多結晶シリコンのパターンを形成した後この多結晶シリコン層にボロンをイオン注入する。注入条件は5keV、3.0E+15/cm2とした。
そして活性化RTAを行い、基板コンタクト45を形成し、この基板コンタクトに接続する配線パターンを形成することによりトレンチ内壁の拡散層を、基板コンタクトを介して電源線(図示せず)に接続するとともに、配線層46としての多結晶シリコン層を接地線に接続して容量素子を形成する(図11(c))。
このようにしてトレンチによる段差によってより大容量のバイパスコンデンサを形成することができる。
このようにしてトレンチによる段差によってより大容量のバイパスコンデンサを形成することができる。
なお、望ましくは、前記バイパスコンデンサは半導体製造上の配線パターンルールの最小図形寸法で生成するようにすれば、自動的にパターン設計を行うことが可能となる。
望ましくは、前記バイパスコンデンサが複数個アレイ状に形成しても良い。これにより、電源配線下などに、より効率よく大容量のコンデンサを形成することが可能となる。
また望ましくは、前記バイパスコンデンサは、互いに異なる容量絶縁膜を具備し、チップ内で単位面積当たりの容量が異なるように形成されていてもよい。ここでは、仕様を考慮して、デザインルールから領域の状況を判断し、領域毎に特性の異なるバイパスコンデンサを設けるように企図したものである。一般に、電源に近い、チップの外周部では、サージ対策のために高耐圧である必要があるのに対し、内部では特に高耐圧である必要はない。このような理由から、チップ外周近傍ではゲート絶縁膜を厚くし、内部では薄くする。あるいはチップ外周近傍でのみ多層構造のゲート絶縁膜とするなどの方法を取る必要がある場合もある。
また機能素子の近傍では周波数特性が重要であり、高周波用である場合は大容量のバイパスコンデンサを形成する必要があるのに対し、低周波用である場合には小容量のバイパスコンデンサで十分である。
そこで、チップ枠から内部方向への距離を、プロセス情報を元に設定し、論理演算、リサイズ処理によって、外周部分、内部を切り分けてそれぞれ仕様の異なったバイパスコンデンサを配置するようにしてもよい。このように仕様を考慮して、デザインルールから領域の状況を判断し、領域毎に特性の異なるバイパスコンデンサを設けることにより、より特性が良好で信頼性の高い半導体集積回路装置を提供することが可能である。
そこで、チップ枠から内部方向への距離を、プロセス情報を元に設定し、論理演算、リサイズ処理によって、外周部分、内部を切り分けてそれぞれ仕様の異なったバイパスコンデンサを配置するようにしてもよい。このように仕様を考慮して、デザインルールから領域の状況を判断し、領域毎に特性の異なるバイパスコンデンサを設けることにより、より特性が良好で信頼性の高い半導体集積回路装置を提供することが可能である。
(実施の形態6)
この半導体集積回路装置は、図12に示すように、接続する回路ブロックに応じて挿入するデカップリング容量を構成するバイパスコンデンサを小容量領域用バイパスコンデンサ1901と、大容量領域バイパスコンデンサ1902とに分けた事を特徴とする。
この半導体集積回路装置は、図12に示すように、接続する回路ブロックに応じて挿入するデカップリング容量を構成するバイパスコンデンサを小容量領域用バイパスコンデンサ1901と、大容量領域バイパスコンデンサ1902とに分けた事を特徴とする。
ここでは、仕様を考慮して、デザインルールから領域の状況を判断し、領域毎に特性の異なるバイパスコンデンサを設けるように企図したものである。ここでは、電源に近い、チップの外周部では、サージ対策のために高耐圧である必要があるのに対し、内部では特に高耐圧である必要はないため、チップ外周近傍ではゲート絶縁膜を厚くし、内部では薄くするようにしている。
また、チップ外周近傍でのみ多層構造のゲート絶縁膜とするなどの方法を取るようにしてもよい。
また機能素子の近傍では周波数特性が重要であり、高周波用である場合は大容量のバイパスコンデンサを形成する必要があるのに対し、低周波用である場合には小容量のバイパスコンデンサとなるように、使用する周波数帯域に応じて適切なものを選択している。
また機能素子の近傍では周波数特性が重要であり、高周波用である場合は大容量のバイパスコンデンサを形成する必要があるのに対し、低周波用である場合には小容量のバイパスコンデンサとなるように、使用する周波数帯域に応じて適切なものを選択している。
本発明によれば、占有面積を増大することなく大容量のデカップリング容量を形成することができ、低ノイズで信頼性の高い半導体集積回路装置を提供することが可能であることから、アナログ・デジタル混在集積回路などに有効に利用可能である。
101 レイアウトパターン形成手段
102 ノイズ源ブロック抽出手段
103 基板表面空き領域検出手段
104 デザインルール
105 判断手段
106 容量配置手段
102 ノイズ源ブロック抽出手段
103 基板表面空き領域検出手段
104 デザインルール
105 判断手段
106 容量配置手段
Claims (18)
- 少なくとも一つの回路ブロックを備えた半導体集積回路装置であって、
前記回路ブロック内または前記回路ブロックの近傍に位置する半導体基板表面に、前記回路ブロックに接続される異なる電位の2つの電源線に接続するように形成されたバイパスコンデンサを含み、
前記バイパスコンデンサは、前記半導体基板表面に形成されたトレンチの内壁に沿って形成されたことを特徴とする半導体集積回路装置。 - 前記バイパスコンデンサは、前記トレンチ内壁に形成された拡散層を第1の導体層とし、前記トレンチ内壁に容量絶縁膜を介して形成された第2の導体層とで構成されたことを特徴とする請求項1に記載の半導体集積回路装置。
- 前記バイパスコンデンサは、少なくとも表面が絶縁層で構成されたトレンチ内壁に形成された第1の導体層と、前記第1の導体層上に容量絶縁膜を介して形成された第2の導体層とで構成されたことを特徴とする請求項1に記載の半導体集積回路装置。
- 前記バイパスコンデンサの前記第1及び第2の導体層の一方は、基板電位を固定する基板コンタクトを介して前記電源線の一方に接続されたことを特徴とする請求項2または3記載の半導体集積回路装置。
- 前記バイパスコンデンサは、前記半導体集積回路上の他の領域では1つの配線層を構成する第1および第2の導体層の間に容量絶縁膜を介して形成される請求項3に記載の半導体集積回路装置。
- 前記電源線の一方は、グランド配線であり、他の一方は電源配線である請求項1乃至5のいずれかに記載の半導体集積回路装置。
- 前記第1の導体層は、基板表面に形成された拡散層を介してグランド配線または電源配線に接続される請求項1乃至6に記載の半導体集積回路装置。
- 前記バイパスコンデンサは、電源配線領域下に形成されていることを特徴とする請求項1乃至7のいずれかに記載の半導体集積回路装置。
- 前記第1の導体層は、基板表面に形成された第1の拡散領域にコンタクトし、
前記第1の拡散領域と、基板電位を固定する基板コンタクトとしての第2の拡散領域とが接続される請求項1乃至8のいずれかに記載の半導体集積回路装置。 - 前記第1の拡散領域は、前記基板コンタクトを構成する第2の拡散領域と同一導電型であることを特徴とする請求項9に記載の半導体集積回路装置。
- 前記第1の拡散領域は、前記基板コンタクトを構成する第2の拡散領域と異なる導電型であり、前記第2の拡散領域表面に形成されたシリサイド層を介して前記第1および第2の拡散領域とが接続されている請求項9に記載の半導体集積回路装置。
- 前記トレンチは、トレンチ分離領域に沿って形成されていることを特徴とする請求項1乃至11のいずれかに記載の半導体集積回路装置。
- 前記バイパスコンデンサが複数個アレイ状に存在することを特徴とする請求項1乃至12のいずれかに記載の半導体集積回路装置。
- 前記バイパスコンデンサは、互いに異なる容量絶縁膜を具備し、チップ内で単位面積当たりの容量が異なるように形成されていることを特徴とすることを特徴とする請求項13に記載の半導体集積回路装置。
- 半導体チップの機能情報に基づいて機能素子のレイアウトパターンを設計し配置するレイアウトパターン形成工程と、
前記レイアウトパターンからノイズを発生しやすい回路ブロックを抽出する工程と、
前記回路ブロック内または前記回路ブロックの近傍に位置する半導体基板表面に、前記レイアウトパターンの存在しない空き領域を検出する空き領域検出工程と、
前記空き領域に、トレンチ型容量セルの配置が可能であるか否かを判断する判断工程と、
前記判断工程で可であると判断された領域にトレンチ型容量セルを配置する工程と、
前記トレンチ型容量セルの第1の導体層を第1の電源線に接続するとともに、第2の導体層を第2の電位に接続するように配線を形成する配線配置工程とを具備したことを特徴とする半導体装置用パターン生成方法。 - 前記配線配置工程は、前記トレンチ型容量セルの第1の導体層を電源配線に接続するとともに、第2の導体層をグランド配線に接続する工程を含むことを特徴とする請求項15に記載の半導体装置用パターン生成方法。
- 半導体チップのレイアウトパターンを設計し配置するレイアウトパターン形成手段と、
前記レイアウトパターンのノイズを発生しやすい回路ブロックを抽出する抽出手段と、
前記回路ブロック内または前記回路ブロックの近傍に位置する半導体基板表面に、前記レイアウトパターンの存在しない空き領域を検出する空き領域検出手段と、
前記空き領域に、トレンチ型容量セルの配置が可能であるか否かを判断する判断手段と、
前記判断手段によって、配置可能であると判断された領域にトレンチ型容量セルを配置する容量配置手段とを含む半導体集積回路装置用パターン生成装置。 - 請求項15または16に記載の半導体集積回路装置用パターン生成方法を用いて生成された半導体集積回路装置用パターンを用いて半導体集積回路装置を製造する半導体集積回路装置の製造方法。
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US8122418B2 (en) | 2008-10-09 | 2012-02-21 | Nec Corporation | Capacitor arrangement method and layout apparatus |
WO2014091545A1 (ja) * | 2012-12-10 | 2014-06-19 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
-
2004
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8122418B2 (en) | 2008-10-09 | 2012-02-21 | Nec Corporation | Capacitor arrangement method and layout apparatus |
TWI454951B (zh) * | 2008-10-09 | 2014-10-01 | Nec Corp | 電容器配置方法、佈設裝置、及其電腦程式產品 |
WO2014091545A1 (ja) * | 2012-12-10 | 2014-06-19 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
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