KR20050074206A - 정전기 보호 회로를 갖는 반도체 장치들 및 그 제조 방법들 - Google Patents

정전기 보호 회로를 갖는 반도체 장치들 및 그 제조 방법들 Download PDF

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Abstract

정전기 보호 회로를 갖는 반도체 장치들 및 그 제조 방법들을 제공한다. 이 장치들 및 그 제조 방법들은 반도체 장치에 유기되는 정전기 전하들에 의한 피해를 최소화해서 그 장치의 퍼포먼스를 증가시키는 방안을 제시해준다. 이를 위해서, 상기 반도체 장치들 및 그 제조 방법들은 반도체 기판의 주 표면의 상부에 배치된 적어도 두 개의 데이타 패드들을 형성하는 것을 포함한다. 상기 데이타 패드들 및 반도체 기판의 주 표면 사이에 정전기 출력 단자들이 배치된다. 상기 데이타 패드들 및 정전기 출력 단자들에 전기적으로 접속되어서 반도체 기판에 서로 절연되도록 제 1 내지 제 3 바디 웰 영역들이 배치된다. 상기 제 1 내지 제 3 바디 웰 영역들로 한정된 반도체 기판 상에 적어도 하나의 게이트 패턴을 갖는다. 그리고, 상기 제 2 바디 웰 영역에는 게이트 패턴을 사이에 두고 데이타 패드들의 한 쪽 단자들이 배치된다. 상기 제 1 및 제 3 바디 웰 영역들에는 그 영역들의 각각에 위치된 게이트 패턴을 사이에 두고 데이타 패드들의 다른 쪽 단자들 및 정전기 출력 단자들을 교대로 형성한다. 이를 통해서, 상기 정전기 보호 회로를 갖는 반도체 장치는 데이타 패드들을 통해 그 장치에 유입된 정전기 전하들을 정전기 출력 단자들을 사용하여 빠른 속도로 배출해서 내부 회로에 주는 정전기 피해를 최소화해줄 수 있다.

Description

정전기 보호 회로를 갖는 반도체 장치들 및 그 제조 방법들{Semiconductors Devices Having Electrostatic Discharge Protection Circuit And Fabrication Method Thereof}
본 발명은 반도체 장치들 및 그 제조 방법들에 관한 것으로서, 상세하게는 정전기 보호 회로를 갖는 반도체 장치들 및 그 제조 방법들에 관한 것이다.
일반적으로, 반도체 장치는 그 장치의 내부 회로에 사용자의 데이타를 입력또는 출력하기 위해서 적어도 하나의 데이타 패드가 구비되어 진다. 상기 데이타 패드는 내부 회로의 주소를 지정하기 위해서 쓰이거나, 그 장치에 기준 전압을 인가하기 위해서 사용된다.
그러나, 상기 반도체 장치는 데이타 패드를 통해 사용자의 데이타를 받는 순간에 그 장치가 위치한 외부 환경의 영향으로 내부 회로에 정전기 피해를 줄 수 있다. 상기 내부 회로의 정전기 피해는 반도체 장치를 장착한 보드 및 그 보드에 접촉되는 전자기 장치 사이에서 발생할 수 있고, 또한 반도체 장치를 조작하는 사용자와의 접촉으로 발생할 수도 있다.
상기 내부 회로의 정전기 피해를 줄이기 위해서, 상기 반도체 장치는 상기 데이타 패드 및 내부 회로 사이에 그 장치의 외부 환경으로 인한 정전기 피해를 방지하려고 정전기 회로를 구비한다. 이때에, 상기 정전기 회로는 그 회로 자체에 확산 영역들의 사용으로 반도체 장치의 고집적화 및 고속화하는데 걸림돌이 되고 있다. 왜냐하면, 상기 정전기 회로는 반도체 장치의 데이타 패드마다 면적을 할애해야 하기 때문에 그 장치의 고집적화에 어려움을 줄 수 있다. 그리고, 상기 정전기 회로는 확산 영역들을 사용해서 정전기 전하들을 배출해야 하기 때문에 사용자의 데이타를 입력 또는 출력하는 경우 그 영역들이 배치되는 총 개수들의 정션 정전용량에 관계되어서 데이타 속도가 반비례한다.
결론적으로, 상기 정전기 회로는 반도체 장치의 고집적화 및 고속화 추세에 부응해서 그 회로의 구조적인 변경이 필요되어 진다.
본 발명이 이루고자 하는 기술적 과제는 반도체 장치에 적어도 두 개의 데이타 패드들 및 그 패드들 각각에 연결된 정전기 회로를 구비해서 정전기 전하들의 유입시에 데이타 패드들을 공유하는데 적합한 정전기 보호 회로를 갖는 반도체 장치들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 반도체 장치에 적어도 두 개의 데이타 패드들 및 그 패드들 각각에 연결된 정전기 회로를 사용해서 정전기 전하들의 유입시에 데이타 패드들을 공유하여 내부 회로에 정전기 피해를 방지할 수 있는 정전기 보호 회로를 갖는 반도체 장치의 제조 방법들을 제공하는데 있다.
본 발명의 일 실시예는 정전기 보호 회로를 갖는 반도체 장치를 제공한다.
이 장치는 반도체 기판의 상부에 배치된 적어도 두 개의 데이타 패드들을 포함한다. 상기 데이타 패드들 및 상기 반도체 기판의 주 표면 사이에 정전기 출력 단자들이 배치되고, 상기 데이타 패드들 및 상기 정전기 출력 단자들에 제 1 내지 제 3 바디 웰 영역들이 전기적으로 각각 접속된다. 상기 제 1 내지 제 3 바디 웰 영역들은 반도체 기판에 서로 절연되도록 배치되고 동시에 그 각각으로 한정된 반도체 기판 상에 적어도 하나의 게이트 패턴을 갖는다. 그리고, 상기 제 2 바디 웰 영역에는 게이트 패턴을 사이에 두고 데이타 패드들의 한 쪽 단자들이 배치된다. 또한, 상기 제 1 및 제 3 바디 웰 영역들에는 그 영역들의 각각에 위치된 게이트 패턴을 사이에 두고 데이타 패드들의 다른 쪽 단자들 및 정전기 출력 단자들이 교대로 배치된다.
본 발명의 다른 실시예는 정전기 보호 회로를 갖는 반도체 장치의 제조 방법을 제공한다.
상기 방법은 반도체 기판에 서로 절연된 제 1 내지 제 3 바디 웰 영역들을 형성하는 것을 포함한다. 상기 제 1 내지 제 3 바디 웰 영역들의 각각으로 한정된 반도체 기판 상에 적어도 하나의 게이트 배선을 형성하고, 상기 게이트 배선을 이온 주입 마스크로 사용해서 제 1 내지 제 3 바디 웰 영역들에 확산 영역들을 형성한다. 이때에, 상기 확산 영역들은 상기 제 1 내지 제 3 바디 웰 영역들과 다른 타입으로 도핑됨과 아울러서 게이트 배선의 끝단들에 각각 중첩하도록 형성한다. 다음으로, 상기 제 1 및 제 3 바디 웰 영역들로 한정된 반도체 기판 상의 각각의 게이트의 한 편의 확산 영역에 정전기 출력 단자가 전기적으로 접속하도록 형성한다. 그리고, 상기 제 1 및 제 3 바디 웰 영역들로 한정된 반도체 기판 상의 각각의 게이트의 다른 편의 확산 영역에 데이타 패드들의 한 쪽 단자들이 전기적으로 접속하도록 형성한다. 상기 데이타 패드들의 다른 쪽 단자들은 제 2 바디 웰 영역으로 한정된 반도체 기판 상의 게이트 패턴을 사이에 두고 확산 영역들에 전기적으로 접속하도록 형성한다.
본 발명의 실시예들을 첨부된 도면들을 참조해서 보다 상세하게 설명하기로 한다.
도 1 은 본 발명의 정전기 보호 회로 및 그 주변회로들의 배치 관계를 보여주는 개략도이고, 도 2 는 도 1 의 일부분을 확대해서 보여주는 배치도이다. 그리고, 도 3 은 도 2 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 정전기 보호 회로의 단면도이다.
도 1 내지 도 3 을 참조하면, 반도체 장치(100)는 그 장치 내 적어도 두 개의 데이타 패드들(85, 90) 및 그 패드들의 각각에 연결된 정전기 회로들(25, 45)을 포함한다. 상기 정전기 회로들(25, 45)은 각각이 내부 저항들(15, 50)을 거쳐서 내부 회로들(10, 55)에 연결된다. 상기 데이타 패드들(85, 90)은 하나의 트랜지스터(35)를 통해서 연결되어 정전기 회로들(25, 45)을 서로 전기적으로 접속해주는데, 이를 통해서 데이타 패드들(85, 90)은 반도체 회로적으로 정전기 회로들(25, 450 및 트랜지스터(35)로 구비된 정전기 보호 회로(20)를 공유한다.
상기 정전기 보호 회로(20)는 도 2 및 도 3 과 같이 반도체 기판(5)의 소정 영역에 활성 영역(61)들을 정의하는 트랜치 절연막(60)을 갖는다. 상기 활성 영역(61)들에 대응해서 반도체 기판(5)의 주 표면 아래에 제 1 내지 제 3 바디 웰 영역들(B, C, D)이 배치된다. 상기 제 1 내지 제 3 바디 웰 영역들(B, C, D)은 각각이 그 바디 웰 영역들과 반대 타입의 불순물 이온들을 사용해서 도핑된 측부 웰 영역(62) 및 하부 웰 영역(63)으로 전기적으로 절연된다. 이때에, 상기 측부 웰 영역(62)은 제 1 내지 제 3 바디 웰 영역들(B, C, D)의 각각의 측면들을 둘러싸도록 배치되며, 상기 하부 웰 영역(63)은 반도체 기판(5)의 주 표면으로부터 이격 및 그 표면과 평행하게 배치되어서 측부 웰 영역(62)과 연결된다.
상기 제 1 내지 제 3 바디 웰 영역들(B, C, D)로 한정된 반도체 기판 상에 적어도 하나의 게이트 패턴(68)이 배치되고, 상기 게이트 패턴(68)의 끝단들에 중첩하도록 제 1 내지 제 3 바디 웰 영역들(B, C, D)보다 높은 농도를 갖고 반대 타입의 불순물 이온들을 사용해서 도핑된 확산 영역(71)들이 위치된다. 상기 확산 영역(71)들은 측부 웰 영역(62) 및 하부 웰 영역(63)과 동일한 타입의 불순물 이온들을 사용해서 도핑된 것이고, 상기 게이트 패턴(68)들의 각각은 차례로 적층된 게이트(66) 및 게이트 캐핑막 패턴(67)으로 형성된다.
상기 게이트 패턴(68)을 갖는 반도체 기판은 하부 층간절연막(72)으로 덮이고, 상기 하부 층간절연막(72)에 확산 영역(71)들과 접촉하는 하부 콘택홀 노드(74)들이 배치된다. 상기 하부 콘택홀 노드들(74)에 접촉하도록 하부 층간절연막(72) 상에 하부 배선(75)들이 각각 배치된다. 상기 하부 층간절연막(72)은 트랜치 절연막(60)과 다른 식각률을 갖는 절연막이고, 상기 하부 콘택홀 노드(74)들 및 하부 배선(75)들은 적어도 하나의 금속막으로 형성된다.
상기 하부 배선(75)들을 갖는 반도체 기판은 상부 층간절연막(78)으로 덮이고, 상기 상부 층간절연막(78)에 하부 배선(75)들의 일부와 접촉하는 상부 콘택홀 노드(83)들이 배치된다. 상기 상부 콘택홀 노드(83)들에 접촉하도록 상부 층간절연막(78) 상에 상부 배선들(85, 90)이 각각 배치된다. 상기 상부 층간절연막(78)은 하부 층간절연막(72)과 동일한 식각률을 갖는 절연막이고, 상기 상부 콘택홀 노드(83)들 및 상부 배선들(85, 90)은 적어도 하나의 금속막으로 형성된다.
상기 상부 배선들(85, 90)과 접촉되지 않은 하부 배선(75)들은 각각이 정전기 출력 단자들로 지칭하고, 상기 상부 배선들(85, 90)은 각각이 데이타 패드들로 일컫는다. 상기 데이타 패드들(85, 90)은 그 한 쪽 단자들이 게이트 패턴(68)을 사이에 두고 제 2 바디 웰 영역(C)에 전기적으로 접속되고, 상기 제 1 및 제 3 바디 웰 영역들(B, D)에는 그 영역들의 각각에 위치된 게이트 패턴(68)을 사이에 두고 데이타 패드들(85, 90)의 다른 쪽 단자들 및 정전기 출력 단자(75)들이 교대로 배치된다.
이제, 본 발명의 제조 방법을 첨부된 도면들의 참조 및 실시예들을 사용해서 설명하기로 한다.
도 4 내지 도 10 은 도 2 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 본 발명의 정전기 보호 회로를 갖는 반도체 장치의 제조 방법을 설명해주는 단면도들이다.
도 2, 도 4 및 도 5 를 참조하면, 반도체 기판(5)의 소정 영역에 활성 영역(61)들을 한정하도록 트랜치 절연막(60)을 형성하고, 상기 트랜치 절연막(60)을 갖는 반도체 기판에 소정 깊이로 바디 웰 영역(Body Well Region; A)을 형성한다. 상기 바디 웰 영역(A)은 반도체 기판(5)과 동일한 타입의 불순물 이온들을 사용해서 도핑한 것이고, 그 영역(A)은 P 형(P-Type)의 불순물 이온들을 사용해서 이온 주입하여 형성하는 것이 바람직하다.
상기 바디 웰 영역(A)을 갖는 반도체 기판에 측부 웰 영역(Side Well Region; 62)을 형성하는데, 상기 측부 웰 영역(62)은 바디 웰 영역(A)을 갖는 반도체 기판의 주 표면을 세 개의 소정 영역들로 나누도록 배치한다. 즉, 상기 측부 웰 영역(62)은 반도체 기판(5)의 주 표면과 수직하게 배치해서 도 2 의 활성 영역(61)들의 각각을 둘러싸도록 형성한 것이다. 상기 측부 웰 영역(62)은 바디 웰 영역(A)과 반대 타입의 불순물 이온들을 사용해서 도핑한 것이고, 그 영역(62)은 N 형(N-Type)의 불순물 이온을 사용해서 이온주입하여 형성하는 것이 바림직하다.
상기 측부 웰 영역(62)을 갖는 반도체 기판에 하부 웰 영역(Lower Well Region; 63)을 형성한다. 상기 하부 웰 영역(63)은 측부 웰 영역(62)을 갖는 반도체 기판의 주 표면으로부터 이격되어서 그 표면과 평행하도록 형성한다. 상기 하부 웰 영역(63)은 측부 웰 영역(62)의 끝단과 연결되도록 형성하는데, 이를 통해서 상기 측부 웰 영역(62)으로 분리된 세 개의 소정 영역들은 각각이 제 1 내지 제 3 바디 웰 영역들(B, C, D)로 일컫는다. 상기 하부 웰 영역(63)은 측부 웰 영역(62)과 동일한 타입의 불순물 이온들을 사용해서 도핑하는 것이 바람직하다.
도 2, 도 6 내지 도 8 을 참조하면, 상기 하부 웰 영역(63)을 갖는 반도체 기판의 주 표면 상에 게이트 막(64) 및 게이트 캐핑막(65)을 차례로 형성한다. 상기 게이트 캐핑막(65) 및 게이트 막(64)에 식각 공정을 수행해서 제 1 내지 제 3 바디 웰 영역들(B, C, D)의 각각으로 한정된 반도체 기판 상에 적어도 하나의 게이트 패턴(68)을 형성한다. 이때에, 상기 게이트 패턴(68)은 차례로 적층된 게이트 (66)및 게이트 캐핑막 패턴(67)으로 형성한다.
상기 게이트 패턴(68)의 측벽들에 게이트 스페이서(69)들을 각각 형성하고, 상기 게이트 스페이서(69)들 및 게이트 패턴(68)을 이온 주입 마스크로 사용해서 제 1 내지 제 3 바디 웰 영역들(B, C, D)에 확산 영역(71)들을 형성한다. 상기 확산 영역(71)들은 제 1 내지 제 3 바디 웰 영역들(B, C, D)과 반대 타입의 불순물 이온들을 사용해서 도핑한 것이고, 그 영역들(B, C, D)은 N 형의 불순물 이온들을 이온 주입해서 형성하는 것이 바람직하다. 그리고, 상기 확산 역역(71)들은 게이트 패턴(68)의 끝단들과 중첩하도록 형성하는 것이 바람직하다. 상기 게이트 스페이서(69)는 트랜치 절연막(60)과 다른 식각률을 갖는 절연막으로 형성하는 것이 바람직하다.
도 2, 도 9 및 도 10 을 참조하면, 상기 확산 영역(71)들을 갖는 반도체 기판 상에 하부 층간절연막(72)을 형성하고, 상기 하부 층간절연막(72)에 그 층간절연막을 관통해서 확산 영역(71)들을 노출시키는 하부 콘택홀(73)들을 형성한다. 상기 하부 콘택홀(71)들에 그 콘택홀들을 채우는 하부 콘택홀 노드(74)들을 각각 형성하고, 상기 하부 콘택홀 노드(74)들과 전기적으로 접속하는 하부 배선(75)들을 하부 층간절연막(72) 상에 형성한다. 상기 하부 층간절연막(75)은 게이트 스페이서(69)와 다른 식각률을 갖는 절연막으로 형성한다. 그리고, 상기 하부 배선(75)들 및 하부 콘택홀 노드(74)들은 적어도 하나 이상의 금속막으로 형성하는 것이 바람직하다. 즉, 상기 하부 콘택홀 노드(74)들은 타이타늄 질화막(TiN Layer) 또는 차례로 적층된 타이타늄 질화막(TiN Layer) 및 타아타늄 막(Ti Layer)과 함께 텅스텐 막(W Layer)으로 형성할 수 있고, 상기 하부 배선(75)들은 타이타늄 질화막(TiN Layer) 또는 차례로 적층된 타이타늄 질화막(TiN Layer) 및 타아타늄 막(Ti Layer)과 함께 알루미늄 막(Al Layer)으로 형성할 수 있다.
상기 하부 배선(75)들을 갖는 반도체 기판 상에 상부 층간절연막(78)을 형성하고, 상기 상부 층간절연막(78)에 그 층간절연막을 관통해서 하부 배선(75)들의 일부를 노출시키는 상부 콘택홀(80)들을 형성한다. 상기 상부 콘택홀(80)들에 그 콘택홀들을 채우는 상부 콘택홀 노드(83)들을 각각 형성하고, 상기 상부 콘택홀 노드(83)들과 전기적으로 접속하는 상부 배선들(85, 90)을 상부 층간절연막(78) 상에 형성한다. 그리고, 상기 상부 배선들(85, 90) 및 상부 콘택홀 노드(83)들은 적어도 하나 이상의 금속막으로 형성하는 것이 바람직하다. 즉, 상기 상부 콘택홀 노드(83)들은 타이타늄 질화막(TiN Layer) 또는 차례로 적층된 타이타늄 질화막(TiN Layer) 및 타아타늄 막(Ti Layer)과 함께 텅스텐 막(W Layer)으로 형성할 수 있고, 상기 상부 배선들(85, 90)은 타이타늄 질화막(TiN Layer) 또는 차례로 적층된 타이타늄 질화막(TiN Layer) 및 타아타늄 막(Ti Layer)과 함께 알루미늄 막(Al Layer)으로 형성할 수 있다.
상기 상부 및 하부 배선들(85, 90, 75)을 사용해서, 본 발명은 제 1 내지 제 3 바디 웰 영역들(B, C, D)의 각각으로 한정된 반도체 기판의 상부에 데이타 패드들 및 정전기 출력 단자들을 형성한다. 즉, 상기 상부 배선들(85, 90)과 전기적으로 접속되지 않는 하부 배선(75)들은 각각이 정전기 츨력 단자들로 사용하고, 상기 상부 배선들(85, 90)은 각각이 데이타 패드들로 사용한다. 따라서, 상기 정전기 출력 단자(75)들은 제 1 및 제 3 바디 웰 영역들(B, D)로 한정된 반도체 기판 상의 각각의 게이트의 한 편의 확산 영역(71)에 전기적으로 접속한다. 그리고, 상기 데이타 패드들(85, 90)의 한 쪽 단자들은 제 1 및 제 3 바디 웰 영역들(B, D)로 한정된 반도체 기판 상의 상기 게이트(71)의 다른 편의 확산 영역(71)에 전기적으로 접속한다. 또한, 상기 데이타 패드들(85, 90)의 다른 쪽 단자들은 제 2 바디 웰 영역(C)으로 한정된 반도체 기판 상의 게이트 패턴(71)을 사이에 두고 확산 영역(71)들에 전기적으로 접속한다.
결론적으로, 상기 데이타 패드들(85, 90) 및 정전기 출력 단자(75)들과 함께 제 1 내지 제 3 바디 웰 영역들(B, C, D)을 포함해서 도 2 의 정전기 보호 회로(20)를 형성하는데, 상기 정전기 보호 회로(20)는 데이타 패드들(85, 90) 중의 하나로부터 반도체 장치에 정전기 전하들이 유입될 때에 다음과 같은 특성을 갖는다. 즉, 상기 정전기 보호 회로(20)는 유입된 정전기 전하들을 제 1 바디 웰 영역(B) 또는 제 3 바디 웰 영역(D)에 배치된 정전기 출력 단자(75)들을 사용해서 배출하는 것이 아니라, 그 회로(20)는 제 2 바디 웰 영역(C)으로 한정된 반도체 기판 상의 게이트 패턴(68) 및 확산 영역(71)들을 사용해서 유입된 정전기 전하들을 제 1 및 제 3 바디 웰 영역들(B, D)의 정전기 출력 단자(75)들을 통하여 동시에 배출할 수 있게 한다. 이때에, 상기 제 1 내지 제 3 바디 웰 영역들(B, C, D)의 각각의 상부에 위치한 적어도 하나의 게이트 패턴(68) 및 정전기 출력 단자(75)들은 Vss 전압을 갖는다. 또한, 상기 정전기 보호 회로(20)는 도 2 의 정전기 회로들(25, 45)을 공유해서 사용할 수 있기 때문에 데이타 패드들(85, 90)이 갖는 확산 층들에 의한 정션 정전용량을 줄일 수 있는 방안을 제시해 준다.
상술한 바와 같이, 본 발명은 적어도 두 개의 데이타 패드들을 공유할 수 있는 정전기 보호 회로를 구비해서 그 패드들로 유입되는 정전기 전하들을 빠른 속도로 배출할 수 있게한다. 이를 통해서, 상기 정전기 보호 회로를 갖는 반도체 장치는 그 회로를 사용해서 정전기 전하들이 내부 회로들에 주는 정전기 피해를 방지하여 사용자의 욕구에 부응해 줄 수 있다.
도 1 은 본 발명의 정전기 보호 회로 및 그 주변회로들의 배치 관계를 보여주는 개략도.
도 2 는 도 1 의 일부분을 확대해서 보여주는 배치도.
도 3 은 도 2 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 정전기 보호 회로의 단면도.
도 4 내지 도 10 은 도 2 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 본 발명의 정전기 보호 회로를 갖는 반도체 장치의 제조 방법을 설명해주는 단면도들.

Claims (7)

  1. 반도체 기판의 주 표면의 상부에 배치된 적어도 두 개의 데이타 패드들;
    상기 데이타 패드들 및 상기 반도체 기판의 주 표면 사이에 배치된 정전기 출력 단자들;
    상기 데이타 패드들 및 상기 정전기 출력 단자들에 전기적으로 접속되어서 상기 반도체 기판에 서로 절연되도록 배치되고 그 각각으로 한정된 반도체 기판 상에 적어도 하나의 게이트 패턴을 갖는 제 1 내지 제 3 바디 웰 영역(Body Well Region)들을 포함하되,
    상기 제 2 바디 웰 영역에는 상기 게이트 패턴을 사이에 두고 상기 데이타 패드들의 한 쪽 단자들이 배치됨과 함께 상기 제 1 및 제 3 바디 웰 영역들에는 그 영역들의 각각에 위치된 상기 게이트 패턴을 사이에 두고 상기 데이타 패드들의 다른 쪽 단자들 및 상기 정전기 출력 단자들이 교대로 배치되는 것이 특징인 정전기 보호 회로를 갖는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 게이트 패턴의 끝단들에 중첩하도록 상기 제 1 내지 제 3 바디 웰 영역들보다 높은 농도를 가지고 그 영역과 반대 타입의 불순물 이온들을 갖는 확산 영역들을 더 포함하되,
    상기 데이타 패드들 및 상기 정전기 출력 단자들은 상기 확산 영역들과 전기적으로 각각 접속하는 것이 특징인 정전기 보호 회로를 갖는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 반도체 기판에 상기 제 1 내지 제 3 바디 웰 영역들과 반대 타입의 불순물 이온들을 갖는 측부 웰 영역(Side Well Region) 및 하부 웰 영역(Lower Well Region)을 더 포함하되,
    상기 측부 웰 영역은 상기 제 1 내지 제 3 바디 웰 영역들의 각각의 측면들을 둘러싸도록 배치되고 동시에 상기 하부 웰 영역은 상기 반도체 기판의 주 표면으로부터 이격 및 그 표면과 평행하게 배치되어서 상기 측부 웰 영역과 연결되는 것이 특징인 정전기 보호 회로를 갖는 반도체 장치.
  4. 반도체 기판에 서로 절연된 제 1 내지 제 3 바디 웰 영역(Body Well Region)들을 형성하고,
    상기 제 1 내지 제 3 바디 웰 영역들의 각각으로 한정된 반도체 기판의 주 표면 상에 적어도 하나의 게이트 배선을 형성하고,
    상기 게이트 배선을 이온 주입 마스크로 사용해서 상기 제 1 내지 제 3 바디 웰 영역들에 확산 영역들을 형성하되, 상기 확산 영역들은 상기 제 1 내지 제 3 바디 웰 영역들과 반대 타입의 불순물 이온들을 사용해서 도핑함과 아울러서 상기 게이트 배선의 끝단들에 각각 중첩하도록 형성하고,
    상기 제 1 및 제 3 바디 웰 영역들로 한정된 반도체 기판 상의 각각의 상기 게이트의 한 편의 확산 영역에 정전기 출력 단자가 전기적으로 접속하도록 형성하고,
    상기 제 1 및 제 3 바디 웰 영역들로 한정된 반도체 기판 상의 각각의 상기 게이트의 다른 편의 확산 영역에 데이타 패드들의 한 쪽 단자들이 전기적으로 접속하도록 형성하는 것을 포함하되,
    상기 데이타 패드들의 다른 쪽 단자들은 상기 제 2 바디 웰 영역으로 한정된 반도체 기판 상의 게이트 패턴을 사이에 두고 확산 영역들에 전기적으로 접속하도록 형성하는 것이 특징인 정전기 보호 회로를 갖는 반도체 장치의 제조방법.
  5. 제 4 항에 있어서,
    상기 제 1 내지 제 3 바디 웰 영역들을 형성하는 것은,
    상기 반도체 기판에 그 기판과 동일한 타입으로 도핑된 하나의 바디 웰 영역을 형성하고,
    상기 바디 웰 영역으로 한정된 상기 반도체 기판에 그 기판과 반대 타입의 불순물 이온들을 사용해서 도핑된 측부 웰 영역(Side Well Region)을 형성하되, 상기 측부 웰 영역은 상기 반도체 기판의 주 표면을 세 개의 소정 영역들로 나누도록 배치해서 그 표면에 수직하게 소정 깊이로 형성하고,
    상기 측부 웰 영역과 연결되도록 상기 반도체 기판의 주 표면으로부터 이격되어서 그 표면과 평행하게 하부 웰 영역(Lower Well Region)을 형성하는 것을 포함하되,
    상기 하부 웰 영역은 상기 측부 웰 영역과 동일한 타입의 불순물 이온들을 사용해서 도핑된 것이 특징인 정전기 보호 회로를 갖는 반도체 장치의 제조방법.
  6. 제 4 항에 있어서,
    상기 정전기 출구 단자를 형성하는 것은,
    상기 데이타 패드들 아래에 상기 확산 영역들을 갖는 반도체 기판을 덮도록 하부 층간절연막을 형성하고,
    상기 하부 층간절연막을 관통해서 확산 영역들을 노출시키는 하부 콘택홀들을 형성하고,
    상기 하부 콘택홀들을 채우는 하부 콘택홀 노드들을 각각 형성하고,
    상기 하부 콘택홀 노드들과 접촉하는 하부 배선들을 각각 형성하는 것을 포함하는 것이 특징인 정전기 보호 회로를 갖는 반도체 장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 데이타 패드들을 형성하는 것은,
    상기 하부 배선을 갖는 반도체 기판 상에 상부 층간절연막을 형성하고,
    상기 상부 층간절연막을 관통해서 상기 하부 배선들 중의 일부를 노출시키는 상부 콘택홀들을 형성하고,
    상기 상부 콘택홀들을 채우는 상부 콘택홀 노드들을 각각 형성하고,
    상기 상부 콘택홀 노드들과 접촉하는 상부 배선들을 각각 형성하는 것을 포함하는 것이 특징인 정전기 보호 회로를 갖는 반도체 장치의 제조방법.
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KR20190037388A (ko) * 2017-09-28 2019-04-08 삼성전자주식회사 반도체 소자 및 그 제조방법

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