KR20030078748A - 반도체 집적 회로 장치 - Google Patents

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Abstract

반도체 집적 회로 장치의 불필요한 배선 교차를 방지하고, 또한 LSI의 배선의 저임피던스를 실현한다. 기본 회로 블록(52)과, 기본 회로 블록(52)과 전기적으로 도통한 패드(53)와, 패드(53)와 전기적으로 도통한 보호 회로(55)를 갖는 적층 구조의 반도체 집적 회로 장치에서, 패드(53)와 보호 회로(55)를 상호 인접 배치한 원 셀(56)로 구성함과 함께, 이들 복수의 원 셀(56)을 기본 회로 블록(52) 주변에 배치한다. 또한, 전원 전압 Vcc를 공급하는 최상층 메탈(57)을 원 셀(56)의 외측에 배치하고, 해당 최상층 메탈(57)의 막 두께를 두껍게 하고, 접지 전압 GND를 공급하는 최하층 메탈(58)의 폭 d2를 가능한 한 넓게 형성함으로써, LSI 전체의 저임피던스를 실현한다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은, 반도체 집적 회로 장치에서의 보호 회로에 관한 것으로, 특히 반도체 집적 회로 장치 내부의 불필요한 배선을 생략하고, 또한 배선의 저임피던스화를 실현하는 것이다.
일반적으로 반도체 집적 회로 장치는, 외부로부터 과대한 입력 전압이 입력 단자에 인가되면 내부 회로가 파괴될 가능성이 있으며, 그 파괴를 미연에 방지하기 위해 각종 입력 보호 회로가 내장되어 있다.
예를 들면, 폴리실리콘 게이트의 MOS형 집적 회로에서는, 도 11에 도시한 바와 같은 보호 회로(80)가 설치되어 있다. 이 보호 회로(80)는 2개의 보호 다이오드 D3, D4를 직렬로 접속하여 구성되어 있다. 해당 보호 다이오드 D3의 캐소드측은 Vcc(전원 전압)에, 보호 다이오드 D4의 애노드측은 GND(접지 전압)에 각각 접속되어 있다. 그리고, 2개의 보호 다이오드 D3, D4의 접속점(83)에 입력 단자(81)가 접속되고, 또한 접속점(83)으로부터 출력 단자(82)가 추출되어 내부 회로와 접속되어 있다.
일반적으로, 보호 회로(80)의 입력 단자(81)에 외부로부터 정전기 등에 의해 과대한 전압이 입력된다. 여기서, Vcc보다도 높은 전압이 인가된 경우, 보호 다이오드 D3이 도통하여 접속점(83)의 전압 레벨을 클램프하고, 출력 단자(82)로부터 앞의 내부 회로에 고전압이 인가되는 것을 억제한다. 또한, GND 레벨을 하회하는 마이너스의 고전압이 인가된 경우, 보호 다이오드 D4가 도통하여 접속점(83)의 전압 레벨을 클램프하고, 출력 단자(82)로부터 앞의 내부 회로에 마이너스의 고전압이 인가되는 것을 억제한다.
도 12는, 보호 회로(80)를 LSI(100) 내에 포함한 종래의 반도체 집적 회로 장치를 도시하는 평면도이다. 도 12에서는, 일례로서, LSI(100)에 3개의 기본 회로 블록(101A∼101C)과, 16개의 패드(102A∼102P), 그리고 16개의 보호 회로(104A∼104P)를 배치한 것을 도시하였다. 여기서, 기본 회로 블록이란, 그 내부에 저항 소자나 트랜지스터, 용량 소자 등을 다수 포함한 회로를 말한다.
각 패드(102A∼102P)는 기본 회로 블록(101A∼101C)과 배선(103)을 통하여 접속되어 있다. 또한, 각 보호 회로(104A∼104P), 각 패드(102A∼102P)의 하나하나와 각각 전기적으로 도통하도록 배선(105)을 통하여 접속되어 있다.
이 때, 보호 회로(104A∼104P)의 각 보호 회로는 도 11에 도시한 보호 회로(80)를 내부에 포함한 것으로, 해당 보호 회로(104A∼104P)는 LSI(100)에 형성된 Vcc 배선 및 GND 배선과 전기적으로 도통하기 때문에 상하로 2개의 배선(도시되지 않음)을 필요로 한다. 또한, 해당 보호 회로(104A∼104P)의 1회로가 차지하는 면적은 패드(102A∼102P)의 하나가 차지하는 면적의 대략 1/3∼1/2 정도이다.
도 12에 도시한 반도체 집적 회로 장치의 레이아웃 패턴을 결정할 때는, 이하의 순서로 각각의 소자 배치를 결정하는 것이 통상이다.
첫째, 3개의 기본 회로 블록(101A∼101C)을 LSI(100) 위의 대략 중앙 위치로 되도록 배치한다. 이 3개의 기본 회로 블록의 위치 관계는 칩 사이즈나 그 기능면을 고려하여 결정된다. 도 12에서는, 가장 면적이 넓은 기본 회로 블록(101C)에 대하여, 동일한 면적을 갖는 2개의 기본 회로 블록(101A, 101B)을 각각 평행해지도록 배치하였다.
둘째, 패드(102A∼102P)를 3개의 기본 회로 블록(101A∼101C) 주위에 대략 등간격으로 되도록 배치해 간다.
셋째, 보호 회로(104A∼104P)를 LSI(100) 내에 배치한다. 이 때, 보호 회로(104A∼104P)의 하나가 차지하는 면적은, 패드(102A∼102P)의 하나가 차지하는 면적과 비교하여 작기 때문에, 각 보호 회로(104A∼104P)는 상술한 기본 회로 블록(101A∼101C)과 패드(102A∼102P)가 형성하는 간극, 소위 무효 공간을 이용하여 배치하게 된다.
그 후, 기본 회로 블록(101A∼101C)과 패드(102A∼102P)를 전기적으로 도통시키기 위해 배선(103)과, 각 패드(102A∼102P)와 각 보호 회로(104A∼104P)를 각각 전기적으로 도통시키기 위해 배선(105)을 각각 배치한다. 또한, 보호 회로(104A∼104P)는 Vcc 배선, GND 배선과 도통하는 배선을 별도로 배치한다.
상술한 기술은 예를 들면 특허 문헌인 일본 특개2001-127249호 공보에 기재되어 있다.
그런데, 상술한 도 12에 도시한 종래의 반도체 집적 회로 장치의 각 소자를 배치하면, 이하의 과제를 예로 들 수 있다.
첫째, LSI(100) 위의 소위 무효 공간을 이용하여, 보호 회로(104A∼104P)를 배치하고 있기 때문에, 배선(103)과 배선(105)이 교차하는 개소가 생긴다. 예를 들면, 도 12의 LSI(100) 우단 하측의 패드(102A), 보호 회로(104A)에 주목하면, 배선(103)과 배선(105)이 교차한다.
이와 같이, 배선(103)과 배선(105)이 교차하면 예기치 않은 트러블(예를 들면, 신호선의 쇼트나 상호 간섭)이 발생할 가능성이 있다. 또, 이들 배선(103, 105)과 보호 회로(104A∼104P)가 Vcc 배선과 GND 배선에 각각 도통하기 위한 배선이 복잡하게 얽히게 된다. 그 때문에, 배선간의 층간 절연막의 막 두께를 더 두껍게 하거나, 또는 비아홀의 수를 예정 이상으로 필요로 하거나, 레이아웃 패턴 설계의 단계에서는 예상할 수 없던 여러가지 폐해가 발생한다.
둘째, 최근의 반도체 집적 회로 장치는 구조가 적층화되어 있어, 그 결과 제조 프로세스도 복잡하게 되어 있다. 이 때문에, 반도체 집적 회로 장치에서는 배선 수가 증대하고, 배선 임피던스가 높아지는 반면, LSI(1OO)의 특성을 충분히 발휘할 수 없게 된다는 결점이 있었다.
도 1은 본 발명의 반도체 집적 회로 장치에 따른 제1 실시 형태를 도시한 평면도.
도 2는 본 발명의 반도체 집적 회로 장치에 따른 제1 실시 형태를 도시한 사시도.
도 3은 본 발명의 반도체 집적 회로 장치에 따른 제1 실시 형태를 도시한 평면도.
도 4는 본 발명의 반도체 집적 회로 장치에 따른 제1 실시 형태를 도시한 단면도.
도 5는 본 발명의 반도체 집적 회로 장치에 따른 제1 실시 형태를 도시한 단면도.
도 6은 본 발명의 반도체 집적 회로 장치에 따른 제2 실시 형태를 도시한 평면도.
도 7은 본 발명의 반도체 집적 회로 장치에 따른 제2 실시 형태를 도시한 사시도.
도 8은 본 발명의 반도체 집적 회로 장치에 따른 제2 실시 형태를 도시한 평면도.
도 9는 본 발명의 반도체 집적 회로에 관한 제2 실시 형태를 도시한 단면도.
도 10은 본 발명의 반도체 집적 회로 장치에 관한 제2 실시 형태를 도시한 단면도.
도 11은 보호 회로를 도시한 회로도.
도 12는 종래의 반도체 집적 회로 장치를 도시한 평면도.
<도면의 주요 부분에 대한 부호의 설명>
83 : 접속점
50, 100 : LSI
101A∼101C : 기본 회로 블록
103, 105 : 배선
그래서, 본 발명은 상기 결점을 감안하여 발명된 것으로, 각 패드(102)와 인접하도록 각 보호 회로(104)를 배치하여, 동일 셀 내에 패드(102)와 보호 회로(104)를 원세트(일체화물)로 하고, 불필요한 배선 길이를 감소시킨 반도체 집적 회로 장치를 제공하는 것이다. 또한, 적층 구조 중 최상층 메탈은 그 층 두께(막 두께)를 두껍게 하고, 최하층 메탈은 그 면적을 넓게 형성함으로써, 배선의 저임피던스화를 실현한 것이다.
도 1∼도 5를 참조하면서 본 발명의 제1 실시 형태에 대하여, 도 6∼도 10을 참조하면서 본 발명의 제2 실시 형태에 대하여, 각각 설명한다.
이하, 본 발명의 제1 실시 형태에 대하여 설명한다. 도 1은 본 발명의 제1 실시 형태에 따른 집적 회로 칩(이하, LSI(1)라고 칭함)의 평면도이다.
기본 회로 블록(2) 주위에 패드(3)를 형성하고, 기본 회로 블록(2)과 패드(3)를 배선(4)을 통하여, 전기적으로 도통하도록 형성한다. 이 때, 기본 회로 블록(2)이란, 그 내부에 저항 소자나 트랜지스터, 용량 소자 등을 다수 포함한 회로를 말한다.
배선(4)은 기본 회로 블록(2)과 패드(3)의 양자를 접속하는 메탈 배선이다. 패드(3)와 인접하도록 배치된 보호 회로(5)는 직렬로 접속된 2개의 다이오드로 구성되고, 외부로부터 과대한 입력 전압이 인가되었을 때에, 각각 Vcc 배선 또는 GND 배선으로 전류를 흘림으로써 입력 전압 레벨을 클램프한다는 보호 기능을 한다.
최상층 메탈(7)은 보호 회로(5)의 2개의 다이오드의 1개의 최외측 표면에 형성한 금속 배선이다.
본 실시 형태에서는, 일례로서 도 1에 도시한 바와 같은 대략 중앙에 3개의 기본 회로 블록(2)과, 16개의 패드(3)를 배치한 것을 도시하였다. 그러나, 기본 회로 블록(2), 패드(3)의 수에 특별히 한정하지는 않는다.
본 실시 형태에서는, 각 패드(3)와 인접하도록 정전 파괴 방지용 각 보호 회로(5)를 형성하고, 이들을 하나로 통합한 일체화물(이하, 원 셀(6)이라고 칭함)로서 파악하여 취급한다(도 1의 원 내부가 원 셀(6)을 나타냄). 또한, 원 셀(6)에 대해서는, 후술하는 도 3에서 상세히 설명한다.
도 2는, 도 1의 LSI를 경사 상방으로부터 본 사시도이다. 설명의 형편상, 도 1의 배선(4)은 생략하였다.
층간 절연막(8)은 LSI(1)의 표면에 형성된 층간 절연막이다. 또한, 각 원 셀(6)은 각 변을 따라, 각 변마다 동일 방향으로 되도록, 일정한 규칙성을 유지하여 형성되는 패드(3)와 보호 회로(5)의 일체화물이다.
도 3은, 원 셀(6)을 확대한 평면도이다. 원 셀(6)은 패드 형성부(10)와 보호 회로(5)로 이루어진다. 패드(3)는 면적이 큰 구형의 패드 설치부(3a)와 면적이 작은 구형의 패드 인출부(3b)를 연속적으로 형성한 것이다.
해당 패드 설치부(3a)는 도 1에 도시한 기본 회로 블록(2)과 배선(4)에 의해전기적으로 도통하도록 본딩 와이어(도시되지 않음)를 형성한다. 패드 인출부(3b)는 패드 설치부(3a)와 연속하여 형성되고, 그 아래에 형성된 보호 회로(5)와 직접 접속된다. 보호 회로(5)는 직렬로 접속된 2개의 다이오드 D1, D2로 구성되어 있다.
이하, 도 4, 도 5를 참조하면서, 상기 원 셀(6)의 단면도에 대하여 설명한다. 도 4는 도 3의 X1-X2선의 단면도이고, 도 5는 도 3의 Y1-Y2선의 단면도이다. 그러나, 도 4, 도 5는 설명의 편의상, 도 3의 동일 구성 요소보다도 확대한 도면을 도시하였다.
이하, 도 4에 대하여 설명한다.
P형의 반도체 기판(20) 위에 N형의 반도체층(21)이 형성된다. 반도체층(21)은 소자 분리층(23, 23a)에 의해 전기적으로 분리된다. 소자 분리층(23a)은, 보호 회로(5)의 2개의 다이오드 D1, D2를 사이에 둔 소자 분리층이다. 즉, 소자 분리층(23a)의 전방에 다이오드 D1이, 후방에 다이오드 D2가 각각 배치된다. 산화막(24)은 반도체층(21)의 주 표면에, 열 산화에 의해 형성된 실리콘 산화막이다.
층간 절연막(8)은 해당 산화막(24) 위에 형성된 층간 절연막이고, 그 내부에는 금속으로 형성한 복수의 메탈층(예를 들면 도면의 최하층 메탈(26), 중간층 메탈(27))과 해당 메탈층을 전기적으로 도통시키는 복수의 컨택트홀(28A, 28B)로 형성되어 있다.
이어서, 층간 절연막(8) 내부의 각 메탈층 등에 대하여 설명한다. 산화막(24)의 표면 소망 위치에, 최하층 메탈(26)이 형성되고, 보호 회로(5)의 다이오드 D1, D2의 접속점과 컨택트를 취한다. 해당 최하층 메탈(26)은, 그 상방에 컨택트홀(28A), 중간층 메탈(27), 컨택트홀(28B)을 통하여 패드(3)와 도통하고 있다. 또한, 여기서는 층간 절연막(8) 내의 메탈층이 2층(최하층 메탈(26)과 중간층 메탈(27))의 예를 개시했지만, 본 실시 형태에서는 그 메탈층의 수에 제한은 없다. 즉, 최하층 메탈(26)과 중간층 메탈(27)과의 사이에 다른 중간층 메탈이 몇층 있어도 무방하다.
패드(3)는, 층간 절연막(8)의 표면 상의 원하는 위치에 형성되고, 패드 설치부(3a) 위에는 본딩 와이어(29)가 형성된다. 해당 본딩 와이어(29)는 패드 설치부(3a) 위에 기본 회로 블록(2)과 전기적으로 도통하도록 형성된다. 여기서, 해당 패드 설치부(3a) 아래에는 특별히 제한은 없으며, 딥 트렌치 등의 구조를 형성해도 전혀 문제는 없다.
이하, 도 5에 대하여 설명한다.
P형의 반도체 기판(20) 위에 형성한 반도체층(21)은 복수의 소자 분리층(23)으로 전기적으로 분할된다. 해당 소자 분리층(23)에 의해 다이오드 D1과 다이오드 D2가 분리되고, 해당 반도체층(21)의 주 표면에는 산화막(24)이 피복된다.
양 다이오드 D1, D2는 모두 반도체층(21)의 주 표면으로부터 확산에 의해 형성된 P층(30A, 30B)을 갖는다. 해당 P층(30A)은 다이오드 D1의 P형의 확산층이고, P 층(30B)은 다이오드 D2의 P형의 확산층이다.
최하층 메탈(26A, 26B, 26C)은 동일 평면(동일한 메탈층) 위의 메탈 배선으로서, 산화막(24) 위에 형성되고, 다이오드 D1, D2의 N형의 반도체층(21) 및 P형의확산층인 P 층(30A, 30B)과 컨택트를 취하기 위해, 해당 산화막(24) 위에 각각 패터닝된다.
이 때, 다이오드 D1의 P 층(30A)과 다이오드 D2의 N형의 반도체층(21)이 전기적으로 도통하는, 연속한 최하층 메탈(26A)을 패드 인출부(3b) 아래에 형성한다. 해당 최하층 메탈(26A)은 컨택트홀(28A)을 통하여 중간층 메탈(27)과 접속되고, 해당 중간층 메탈(27)은 컨택트홀(28B)을 통하여 층간 절연막(8) 위에 형성된 패드 인출부(3b)와 접속된다.
다이오드 D1에서는 반도체층(21)의 N 층과 최하층 메탈(26B)이 접속되고, 해당 최하층 메탈(26B)은 컨택트홀(28A), 중간층 메탈(27), 컨택트홀(28B)을 통하여 층간 절연막(8) 위에 형성한 최상층 메탈(7)과 접속된다. 또한, 다이오드 D2에서는 반도체층(21)의 N 층에 형성된 P 층(30B)과 최하층 메탈(26C)이 접속된다. 그리고, 최하층 메탈(26B)에는, 최상층 메탈(7)을 통하여 전원 전압 Vcc가 공급되고, 최하층 메탈(26C)에는 접지 전압 GND가 공급된다. 여기서, 상술한 각 보호 회로를 구성하는 각 다이오드 D1과 각 다이오드 D2에 각각 접지 전원 GND 및 전원 전압 Vcc를 공급하는 GND 배선 및 Vcc 배선(도시되지 않음)은 각각 각 보호 회로(5)에 대응하는 각 기본 회로 블록(2)에 접속되어 있다.
또한, 본 실시 형태에서는 패드 인출부(3b)와 최상층 메탈(7)을 동일한 막 두께로 되는 것을 개시했지만, 이들 막 두께는 달라도 된다.
상술한 바와 같이, 본 실시 형태에서는 도 4, 도 5의 단면을 갖는 도 3의 원 셀(6)을 다수, 정연하게 배치함으로써 도 1, 도 2에 도시한 반도체 집적 회로 장치가 형성된다.
이상으로부터, 본 발명의 제1 실시 형태에서는 이하의 효과를 갖는다.
패드 형성부(10)와 보호 회로(5)가 일체로 된 원 셀(6)이기 때문에, 패드 형성부(10)와 보호 회로(5)를 접속하는 배선이 불필요하게 된다. 이에 의해, 원 셀(6)과 각 기본 회로 블록이 하나의 배선(4)에 접속되어, 필요없는 배선끼리의 교차가 발생하지 않게 되어, 쇼트 등의 트러블의 발생을 저감시킬 수 있다. 또한, 종래 기술에 보이는 보호 회로를 전원 전압 Vcc, 접지 전압 GND에 접속하는 메탈 배선을 따로 형성하는 공정을 생략할 수 있다.
또한, 패드 형성부(10)와 보호 회로(5)가 일체로 된 원 셀(6)이기 때문에, 패턴 설계 단계에서, 한번 동일한 것을 제작하면, 그 다음은 동일한 것을 다수 복사하기만 하면 된다는 장점을 갖는다. 그러나, 종래 기술로는 각 보호 회로(104A∼104P)를 LSI(100) 내의 무효 공간에 배치하는 수고를 필요로 하였다. 따라서, 본 실시 형태에서는 이미 일체로 된 원 셀(6)로 취급하기 때문에, 이들의 필요없는 수고를 줄여, 작업 효율이 향상한다. 나아가서는 설계부터 완성까지의 시간을 상당히 단축할 수 있다.
또, 보호 회로용 배선과 신호 배선용 배선과 메탈층에서의 교차가 없어지므로, 초고성능의 신호 배선을 행할 수 있다.
이어서, 본 발명의 제2 실시 형태에 대하여 설명한다. 도 6은 본 발명의 제2 실시 형태에 따른 집적 회로(이하, LSI(50)라고 칭함)의 평면도이다.
기본 회로 블록(52) 주위에 패드(53)를 형성하고, 기본 회로 블록(52)과 패드(53)를 배선(54)을 통하여, 전기적으로 도통하도록 형성한다. 이 때, 기본 회로 블록(52)이란, 그 내부에 저항 소자나 트랜지스터, 용량 소자 등을 다수 포함한 회로를 말한다.
배선(54)은 기본 회로 블록(52)과 패드(53)의 양자를 접속하는 메탈 배선이다. 패드(53)와 인접하도록 배치된 보호 회로(55)는, 직렬로 접속된 2개의 다이오드로 구성된다.
본 실시 형태에서는, 상술한 제1 실시예와 마찬가지로 대략 중앙에 3개의 기본 회로 블록(52)과, 16개의 패드(53)를 배치한 것을 도시하였다. 또한, 마찬가지로 기본 회로 블록(52), 패드(53)의 수에 특별히 한정하지는 않는다.
본 실시 형태에서도, 각 패드(53)와 인접하도록 정전 파괴 방지용 각 보호 회로(55)를 형성하고, 이들을 마찬가지로 원 셀(56)로서 취급한다.
도 6에 도시한 반도체 집적 회로 장치는 적층 구조를 이루고, 그 내부에 복수의 메탈(금속) 배선이 형성된다. 본 실시 형태에서는 해당 메탈의 최상층 메탈(57)과 최하층 메탈(58)을 규칙적으로 배열한 원 셀(56)의 외측 및 내측에 형성한다.
도 7은, 도 6의 LSI를 경사 상방으로부터 본 사시도이다. 층간 절연막(59)은 LSI(50) 표면에 형성된 층간 절연막이다. 또한, 각 원 셀(56)은 해당 층간 절연막(59) 위에 동일한 방향으로 되도록, 일정한 규칙성을 유지하고 형성되는 패드(53)와 보호 회로(55)의 일체화물이다.
여기서, 최상층 메탈(57)은 알루미늄의 스퍼터링에 의해 형성되고, 폭 d1을유지한 상태에서 복수의 원 셀(56)의 외측을 따라 인회하고, 각 보호 회로(55) 외측의 다이오드 D1과 접속된다.
이와 같이, 최상층 메탈(57)은 복수의 원 셀(56)의 외측을 따라 인회하여 형성되는 것으로, 해당 최상층 메탈(57)의 폭의 확대를 도모하고, 해당 최상층 메탈(57)로 형성된 Vcc 배선의 저임피던스화를 실현하기 위한 것이다.
또한, 여기서 최하층 메탈(58)은 최상층 메탈(57)과 마찬가지로 알루미늄의 스퍼터링에 의해 형성되고, 폭 d2를 유지하여 원 셀(56) 내측의 해당 원 셀(56)과 기본 회로 블록(52)과의 사이에 넓은 면적을 갖도록 형성된 것으로, 각 보호 회로(55) 내측의 다이오드 D2와 접속된다.
이와 같이, 최하층 메탈(58)은 복수의 원 셀(56)의 내측에 넓게 형성되는 것으로, 해당 최하층 메탈(58)의 폭 확대를 도모하고, 해당 최하층 메탈(58)로 형성된 GND 배선의 저임피던스화를 실현하기 위한 것이다.
또한, 상술한 예에서는, 최상층 메탈(57) 및 최하층 메탈(58)은 일정한 폭 d1, d2를 유지한 것을 개시했지만, 해당 폭 d1, d2는 설계상 가능한 한 넓게 형성되는 것이 바람직하다. 이것은, 상술한 Vcc 배선 및 GND 배선을 더 저임피던스로 하고자 하기 때문이다.
도 8은 원 셀(56)을 확대한 평면도이다.
최상층 메탈(57)은 폭 d1을 유지한 상태에서, 원 셀(56)의 외측을 따라 LSI(50)의 주변에 형성되고, 보호 회로(55)의 다이오드 D1의 표면과 연속한 메탈 배선이다.
또한, 최하층 메탈(58)은 폭 d2를 유지한 상태에서 원 셀(56)의 내측에 형성된 광폭의 메탈 배선이다. 여기서, 해당 최하층 메탈(58)은 층간 절연막(59) 아래에 후술하는 산화막(73)의 표면에 형성되는 것이다.
여기서, 도 8에서 최상층 메탈(57)의 폭 d1은 최하층 메탈(58)의 폭 d2보다도 좁아지도록 형성한 것을 개시하였다. 그러나, 본 실시 형태에서는 이들 폭에 관한 제한은 특별히 없지만, 해당 최하층 메탈(58)의 폭 d2의 폭을 가능한 한 넓게 형성함으로써, 해당 최하층 메탈(58)로 형성된 GND 배선의 임피던스를 최대한 저감시킬 수 있다.
원 셀(56)은 패드 형성부(60)와 보호 회로(55)로 이루어진다. 패드(53)는 면적이 큰 구형의 패드 설치부(53a)와 면적이 작은 구형의 패드 인출부(53b)를 연속적으로 형성한 것이다.
해당 패드 설치부(53a)는 도 6에 도시한 기본 회로 블록(52)과 배선(54)에 의해 전기적으로 접속되고, 그 위에 본딩 와이어(도시되지 않음)를 형성한다. 패드 인출부(53b)는 패드 설치부(53a)와 연속하여 형성되고, 그 아래에 형성된 보호 회로(55)와 직접 접속된다. 보호 회로(55)는 직렬로 접속된 2개의 다이오드 D1, D2로 구성되어 있다.
이하, 도 9, 도 10을 참조하면서, 상기 원 셀(56)의 단면도에 대하여 설명한다. 도 9는 도 8의 X11-X12선의 단면도이고, 도 10은 도 8의 Y11-Y12선의 단면도이다. 그러나, 도 9, 도 10은 설명의 편의상, 도 8의 동일 구성 요소보다도 확대한 도면을 도시하였다.
이하, 도 9에 대하여 설명한다.
P형의 반도체 기판(70) 위에 N형의 반도체층(71)이 형성된다. 반도체층(71)은 소자 분리층(72, 72a)에 의해 전기적으로 분리된다. 소자 분리층(72a)은 보호 회로(55)의 2개의 다이오드 D1, D2를 사이에 두는 소자 분리층이다. 즉, 소자 분리층(72a)의 전방에 다이오드 D1이, 후방에 다이오드 D2가 각각 배치된다. 산화막(73)은 반도체층(71)의 주 표면에, 열 산화에 의해 형성된 실리콘 산화막이다.
층간 절연막(59)은 해당 산화막(73) 위에 형성된 층간 절연막으로서, 그 내부에는 금속으로 형성한 복수의 메탈층(예를 들면 도면의 최하층 메탈(58), 중간층 메탈(74))과 해당 메탈층을 전기적으로 도통시키는 복수의 컨택트홀(75A, 75B)로 형성되어 있다.
이어서, 층간 절연막(59) 내부의 각 메탈층 등에 대하여 설명한다. 산화막(73)의 표면 소망 위치에, 최하층 메탈(58)이 형성되고, 보호 회로(55)의 다이오드 D1, D2의 접속점과 컨택트를 취한다. 해당 최하층 메탈(58)의 상방에는, 컨택트홀(75A), 중간층 메탈(74), 컨택트홀(75B)을 통하여 패드(53)와 도통하고 있다. 또한, 여기서는, 층간 절연막(59) 내의 메탈층이 2층(최하층 메탈(58)과 중간층 메탈(74))의 예를 개시했지만, 본 실시 형태에서는 그 메탈층의 수에 제한은 없다. 즉, 최하층 메탈(58)과 중간층 메탈(74)과의 사이에 다른 중간층 메탈이 몇층 있어도 된다.
패드(53)는, 층간 절연막(59)의 표면 위의 소망 위치에 형성되고, 패드 설치부(53a) 위에는 본딩 와이어(76)가 형성된다. 해당 본딩 와이어(76)는 패드 설치부(53a) 위에 기본 회로 블록(52)과 전기적으로 도통하도록 형성된다. 여기서, 해당 패드 설치부(53a) 아래에는 특별히 제한은 없으며, 딥 트렌치 등의 구조를 설치해도 전혀 문제는 없다.
최상층 메탈(57)은 보호 회로(55)보다도 외측의 층간 절연막(59) 위에, 폭 d1을 갖도록 형성된다.
본 실시 형태에서는, 도 6, 도 7의 최상층 메탈(57)과 패드(53)가 동일한 스퍼터링으로 형성된 경우도 포함하고, 이 경우, 해당 패드(53)가 최상층 메탈(57)과 동일한 막 두께를 갖는다. 또한, 해당 최상층 메탈(57)과 해당 패드(53)를 따로 형성하고, 막 두께가 다른 것으로 해도 된다.
이하, 도 10에 대하여 설명한다.
P형의 반도체 기판(70) 위에 형성한 반도체층(71)은, 복수의 소자 분리층(72)으로 전기적으로 분리된다. 해당 소자 분리층(72)에 의해 다이오드 D1과 다이오드 D2가 분리되고, 해당 반도체층(21)의 주 표면에는 산화막(73)이 피복된다.
양 다이오드 D1, D2는 모두, 반도체층(71)의 주 표면으로부터 확산에 의해 형성된 P 층(77A, 77B)을 갖는다. 해당 P 층(77A)은 다이오드 D1의 P형의 확산층이고, P 층(77B)은 다이오드 D2의 P형의 확산층이다.
최하층 메탈(58A, 58B, 58C)은 동일한 평면(동일한 메탈층) 위의 메탈 배선으로서, 산화막(73) 위에 형성되고, 다이오드 D1, D2의 N형 반도체층(71) 및 P형확산층인 P 층(77A, 77B)과 컨택트를 취하기 위해, 해당 산화막(73) 위에 각각 패터닝된다.
여기서, 최하층 메탈(58A)은 다이오드 D1의 P 층(77A)과 다이오드 D2의 N 층을 전기적으로 접속시키는 금속 배선이다. 해당 최하층 메탈(58A)은 컨택트홀(75A)을 통하여 중간층 메탈(74)에 접속되고, 해당 중간층 메탈(74)은 다른 컨택트홀(75B)을 통하여 패드(53)의 패드 인출부(53b)에 접속된다.
또한, 최하층 메탈(58B)은 다이오드 D1의 N 층과 접속된 금속 배선으로서, 마찬가지로 컨택트홀(75A), 중간층 메탈(74), 컨택트홀(75B)을 통하여, 최상층 메탈(57)과 전기적으로 접속시킨다. 여기서, 최상층 메탈(57) 중 다이오드 D1의 외측(도면의 좌측)이 도 8에 도시한 폭 d1에 해당한다.
또한, 최하층 메탈(58C)은 다이오드 D2의 P 층(77B)과 전기적으로 접속하는 금속 배선으로서, 해당 최하층 메탈(58C) 중 다이오드 D2보다도 외측(도면의 우측)이, 도 8에 도시한 폭 d2에 해당한다. 그리고, 최하층 메탈(58B)에 최상층 메탈(57)을 통하여 전원 전압 Vcc가 공급되고, 최하층 메탈(58C)에 접지 전압 GND가 공급된다. 여기서, 상술한 각 보호 회로를 구성하는 각 다이오드 D1과 각 다이오드 D2에 각각 접지 전원 GND 및 전원 전압 Vcc를 공급하는 GND 배선 및 Vcc 배선(도시되지 않음)은 각각 각 보호 회로(55)에 대응하는 각 기본 블록(52)에 접속되어 있다.
상술한 바와 같이, 본 실시 형태에서는 도 9, 도 10의 단면을 갖는 도 8의 원 셀(56)을 다수개, 정연하게 배치함으로써 도 6, 도 7에 도시한 반도체 집적 회로 장치가 형성된다.
여기서, 도 9, 도 10에 있어서, 최상층 메탈(57)과 패드(53)를 별도의 공정으로 형성한 경우, 최상층 메탈(57)과 패드(53)의 막 두께를 상위하게 형성해도 된다. 예를 들면, Vcc 배선의 임피던스를 특별히 낮추려는 경우, 최상층 메탈(57)의 막 두께를 패드(53)의 막 두께보다도(예를 들면 2배 정도가 되도록) 매우 두껍게 형성해도 된다.
또한, 반대로 GND 배선의 임피던스를 특별히 낮추려는 경우, 최하층 메탈(58C)의 폭 d2를 가능한 한 크게 형성하고, 해당 최하층 메탈(58C)의 면적을 확대하면 된다.
이상으로부터, 본 발명의 제2 실시 형태에서는, 상술한 제1 실시 형태의 효과 외에 이하의 효과를 갖는다.
최상층 메탈(57)을 복수의 각 원 셀(56)의 외측을 따라 형성하고, 해당 최상층 메탈(57)의 폭을 크게 형성함으로써 Vcc 배선의 임피던스를 낮게 설정할 수 있다. 또한, 최상층 메탈(57)의 막 두께를 설계상 가능한 한 두껍게 형성함으로써, Vcc 배선의 임피던스를 더 낮게 설정할 수 있다.
또한, 최하층 메탈(58)을 복수의 각 원 셀(56)의 내측에 폭넓게 형성하고, 해당 최하층 메탈(58)의 폭을 크게 형성함으로써, GND 배선의 임피던스를 낮게 설정할 수 있다. 또한, 해당 최하층 메탈(58)의 폭 d2를 설계상 가능한 한 넓게 형성함으로써, GND 배선의 임피던스를 더 낮게 설정할 수 있다.
또, 상술한 최상층 메탈(57)을 원 셀(56)의 외측으로 인회하는 것, 해당 최상층 메탈(57)의 막 두께를 두껍게 형성하는 것, 최하층 메탈(58)을 원 셀(56)의 내측에 인회하는 것, 및 최하층 메탈(58)의 폭을 가능한 한 크게 형성하는 것을 필요에 따라 선택하거나, 혹은 이들을 동시에 실시함으로써, 본 발명의 반도체 집적 회로 장치의 배선 임피던스를 더 저감시키는 상승 효과를 갖는 것이 가능해진다.
또한, 본 발명에서는 도 1의 원 셀(6), 도 6의 원 셀(56)이 정연하게 배치되어 있는 취지에 대하여 개시하였다. 이 때, 「정연하게」란 보호 회로(5, 55)의 GND 배선에 공급된 최하층 메탈(26), 최하층 메탈(58)이 접속하는 다이오드 D2를 LSI의 내측에 배치하고, Vcc 배선에 공급된 중간층 메탈(27, 74)과 접속하는 다이오드 D1을 LSI의 외측에 배치하는 것을 의미한다. 또한, 각 원 셀(6, 56)끼리 등간격으로 배치하는 경우도 본 발명은 포함한다.
또한, 본 실시 형태에서는 원 셀(56) 외측의 최상층 메탈(57)에 전원 전압 Vcc를 공급하고, 내측의 최하층 메탈(58)에 접지 전압 GND를 공급한 것을 개시했지만, 반대로 최상층 메탈(57)에 접지 전압 GND를 공급하고, 최하층 메탈(58)에 전원 전압 Vcc를 공급해도 된다. 이 경우, 보호 회로의 다이오드의 방향은 상술한 실시예와는 반대로 된다.
또한, 본 발명의 제1, 제2 실시 형태에서는 보호 회로(5, 55)가 다이오드인 경우의 예를 개시했지만, MOS 트랜지스터, 바이폴라 트랜지스터, PIN 다이오드, 클램프 회로 등이어도 무방하다.
본 발명의 반도체 장치 집적 회로에 의하면, 패드와 보호 회로를 원 셀로 하여, 기본 회로 블록의 주변에 배치하고 있으므로, 배선간의 교차를 방지하고, 회로 특성에의 악영향을 방지할 수 있다. 또한, 본 발명의 반도체 장치 집적 회로에 의하면, 전원 배선 및 접지 배선의 저임피던스화를 도모할 수 있다.

Claims (6)

  1. 기본 회로 블록과,
    상기 기본 회로 블록과 전기적으로 접속된 패드와,
    상기 패드와 전기적으로 접속된 보호 회로
    를 갖고,
    상기 패드와 상기 보호 회로를 상호 인접하여 배치한 하나의 셀로 구성함과 함께, 복수의 해당 셀이 상기 기본 회로 블록 주변에 배치된 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서,
    상기 보호 회로에 제1 전위를 공급하는 제1 메탈 배선과,
    상기 보호 회로에 상기 제1 전위와 다른 제2 전위를 공급하는 제2 메탈 배선
    을 갖고,
    상기 제1 메탈 배선이 상기 복수의 셀의 외측에 배치되고, 상기 제2 메탈 배선이 상기 복수의 셀과 상기 기본 회로 블록 사이의 영역에 배치된 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제2항에 있어서,
    상기 제1 메탈 배선과 상기 제2 메탈 배선이 다른 배선층으로 형성되어 있는것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제1항에 있어서,
    상기 보호 회로는 직렬로 접속된 제1 다이오드 및 제2 다이오드를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제4항에 있어서,
    상기 제1 다이오드의 캐소드에 전원 전압 레벨을 공급하는 전원 배선과,
    상기 제2 다이오드의 애노드에 접지 레벨을 공급하는 접지 배선
    을 갖고,
    상기 전원 배선을 상기 복수의 셀의 외측에 배치함과 함께, 상기 접지 배선을 상기 복수의 셀과 상기 기본 회로 블록과의 사이의 영역에 배치한 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제5항에 있어서,
    상기 전원 배선을 최상층 메탈로 형성하고, 상기 접지 배선을 최하층 메탈로 형성한 것을 특징으로 하는 반도체 집적 회로 장치.
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