JP2003031668A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
(57)【要約】 （修正有）
【課題】 寄生サイリスタ構造に起因するラッチアップ
が起こりにくくすること、またウェルで発生したノイズ
が接合容量を介して他の電源に回りこむことによる回路
動作の信頼性低下を回避して、半導体装置の信頼性を向
上させる。 【解決手段】 半導体基板１Ｓにおいて、ｎＭＩＳＱｎ
１が配置されたｐ型ウエルＰＷＬ１をｎ型ウエルＮＷＬ
５で取り囲み、これに隣接するように同一の半導体基板
１Ｓに設けられたｐＭＩＳＱｐ１が配置されたｎ型ウエ
ルＮＷＬ１から電気的に分離した。
が起こりにくくすること、またウェルで発生したノイズ
が接合容量を介して他の電源に回りこむことによる回路
動作の信頼性低下を回避して、半導体装置の信頼性を向
上させる。 【解決手段】 半導体基板１Ｓにおいて、ｎＭＩＳＱｎ
１が配置されたｐ型ウエルＰＷＬ１をｎ型ウエルＮＷＬ
５で取り囲み、これに隣接するように同一の半導体基板
１Ｓに設けられたｐＭＩＳＱｐ１が配置されたｎ型ウエ
ルＮＷＬ１から電気的に分離した。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置技術に
関し、特に、同一の半導体基板にｎチャネル型の電界効
果トランジスタおよびｐチャネル型の電界効果トランジ
スタを有する半導体装置に適用して有効な技術に関する
ものである。
関し、特に、同一の半導体基板にｎチャネル型の電界効
果トランジスタおよびｐチャネル型の電界効果トランジ
スタを有する半導体装置に適用して有効な技術に関する
ものである。
【０００２】
【従来の技術】本発明者らが検討したのは、例えばダブ
ルウエル構造と称するウエル構造に相補型トランジスタ
を設けるものである。この構造では、同一の半導体基板
にｐウエルおよびｎウエルを接した状態で半導体基板の
主面に沿って並んで設け、その各々のウエルの領域にそ
れぞれｎチャネル型の電界効果トランジスタおよびｐチ
ャネル型の電界効果トランジスタを設けている。
ルウエル構造と称するウエル構造に相補型トランジスタ
を設けるものである。この構造では、同一の半導体基板
にｐウエルおよびｎウエルを接した状態で半導体基板の
主面に沿って並んで設け、その各々のウエルの領域にそ
れぞれｎチャネル型の電界効果トランジスタおよびｐチ
ャネル型の電界効果トランジスタを設けている。
【０００３】なお、ダブルウエル構造については、例え
ば日刊工業新聞社、昭和６２年９月２９日発行、「ＣＭ
ＯＳデバイスハンドブック」ｐ３５５，ｐ３５６に記載
がある。
ば日刊工業新聞社、昭和６２年９月２９日発行、「ＣＭ
ＯＳデバイスハンドブック」ｐ３５５，ｐ３５６に記載
がある。
【０００４】
【発明が解決しようとする課題】ところが、上記同一の
半導体基板にｎチャネル型の電界効果トランジスタおよ
びｐチャネル型の電界効果トランジスタを設ける半導体
装置技術においては、以下の課題があることを本発明者
らは見い出した。
半導体基板にｎチャネル型の電界効果トランジスタおよ
びｐチャネル型の電界効果トランジスタを設ける半導体
装置技術においては、以下の課題があることを本発明者
らは見い出した。
【０００５】すなわち、ｎチャネル型の電界効果トラン
ジスタ用のｐウエルとｐチャネル型の電界効果トランジ
スタのｎウエルとが接続されていることにより、寄生サ
イリスタ構造に起因するラッチアップが起こり易いとい
う課題がある。また、ウエルで発生したノイズが接合容
量を介して他の電源に回り、回路動作の信頼性を低下さ
せる問題がある。この課題は、特に、半導体装置の入出
力回路領域における静電破壊用のｎチャネル型の電界効
果トランジスタおよびｐチャネル型の電界効果トランジ
スタにおいて生じ易い。また、隣接素子間寸法の微細化
に伴って顕著となる。
ジスタ用のｐウエルとｐチャネル型の電界効果トランジ
スタのｎウエルとが接続されていることにより、寄生サ
イリスタ構造に起因するラッチアップが起こり易いとい
う課題がある。また、ウエルで発生したノイズが接合容
量を介して他の電源に回り、回路動作の信頼性を低下さ
せる問題がある。この課題は、特に、半導体装置の入出
力回路領域における静電破壊用のｎチャネル型の電界効
果トランジスタおよびｐチャネル型の電界効果トランジ
スタにおいて生じ易い。また、隣接素子間寸法の微細化
に伴って顕著となる。
【０００６】本発明の目的は、半導体装置の信頼性を向
上させることのできる技術を提供することにある。
上させることのできる技術を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００９】すなわち、本発明は、半導体基板におい
て、ｎチャネル型の電界効果トランジスタが配置された
ｐ型ウエルをｎ型ウエルで取り囲み、これに隣接するよ
うに同一の半導体基板に設けられたｐチャネル型の電界
効果トランジスタが配置されたｎ型ウエルから電気的に
分離するものである。
て、ｎチャネル型の電界効果トランジスタが配置された
ｐ型ウエルをｎ型ウエルで取り囲み、これに隣接するよ
うに同一の半導体基板に設けられたｐチャネル型の電界
効果トランジスタが配置されたｎ型ウエルから電気的に
分離するものである。
【００１０】また、本発明は、半導体基板のｐ型ウエル
にｎチャネル型の電界効果トランジスタを設け、前記ｐ
型ウエルに並んで配置されたｎ型ウエルにｐチャネル型
の電界効果トランジスタを設けた構造を有し、寄生サイ
リスタ回路が、半導体装置の高電位供給用の電源配線
と、相対的に低電位供給用の電源配線との間に組み込ま
れないように構成したものである。
にｎチャネル型の電界効果トランジスタを設け、前記ｐ
型ウエルに並んで配置されたｎ型ウエルにｐチャネル型
の電界効果トランジスタを設けた構造を有し、寄生サイ
リスタ回路が、半導体装置の高電位供給用の電源配線
と、相対的に低電位供給用の電源配線との間に組み込ま
れないように構成したものである。
【００１１】
【発明の実施の形態】本願発明を詳細に説明する前に、
本願における用語の意味を説明すると次の通りである。
本願における用語の意味を説明すると次の通りである。
【００１２】以下の実施の形態においては便宜上その必
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明等の関係にある。
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明等の関係にある。
【００１３】また、以下の実施の形態において、要素の
数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。
数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。
【００１４】さらに、以下の実施の形態において、その
構成要素（要素ステップ等も含む）は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。
構成要素（要素ステップ等も含む）は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。
【００１５】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。
【００１６】また、本実施の形態を説明するための全図
において同一機能を有するものは同一の符号を付し、そ
の繰り返しの説明は省略する。
において同一機能を有するものは同一の符号を付し、そ
の繰り返しの説明は省略する。
【００１７】また、本実施の形態で用いる図面において
は、平面図であっても図面を見易くするために遮光部
（遮光膜、遮光パターン、遮光領域等）およびレジスト
膜にハッチングを付す。
は、平面図であっても図面を見易くするために遮光部
（遮光膜、遮光パターン、遮光領域等）およびレジスト
膜にハッチングを付す。
【００１８】また、本実施の形態においては、電界効果
トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insula
tor Semiconductor Field Effect Transistor）をＭＩ
Ｓと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと
略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略
す。
トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insula
tor Semiconductor Field Effect Transistor）をＭＩ
Ｓと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと
略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略
す。
【００１９】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。
て詳細に説明する。
【００２０】（実施の形態１）図１は、本発明の一実施
の形態である半導体装置を構成する半導体チップ（以
下、単にチップという）１の全体平面図を示している。
チップ１は、例えばｐ型の単結晶シリコン（Ｓｉ）から
なる平面四角形状の小片を半導体基板（以下、単に基板
という）１Ｓとして有している。チップ１の中央には、
内部回路領域ＩＡが配置されている。内部回路領域ＩＡ
には、例えばマイクロプロセッサ等のようなロジック回
路が形成されている。内部回路領域ＩＡの外周には、周
辺回路領域ＰＡが配置されている。この周辺回路領域Ｐ
Ａには、複数の入出力回路領域Ｉ／Ｏがチップ１の外周
に沿って並んで配置されている。各入出力回路領域Ｉ／
Ｏには、入力回路、出力回路または入出力双方向回路が
形成されている。
の形態である半導体装置を構成する半導体チップ（以
下、単にチップという）１の全体平面図を示している。
チップ１は、例えばｐ型の単結晶シリコン（Ｓｉ）から
なる平面四角形状の小片を半導体基板（以下、単に基板
という）１Ｓとして有している。チップ１の中央には、
内部回路領域ＩＡが配置されている。内部回路領域ＩＡ
には、例えばマイクロプロセッサ等のようなロジック回
路が形成されている。内部回路領域ＩＡの外周には、周
辺回路領域ＰＡが配置されている。この周辺回路領域Ｐ
Ａには、複数の入出力回路領域Ｉ／Ｏがチップ１の外周
に沿って並んで配置されている。各入出力回路領域Ｉ／
Ｏには、入力回路、出力回路または入出力双方向回路が
形成されている。
【００２１】また、周辺回路領域ＰＡにおいて、入出力
回路領域Ｉ／Ｏの外周側には、各入出力回路領域Ｉ／Ｏ
毎にボンディングパッドＢＰが配置されている。ボンデ
ィングパッドＢＰは、チップ１内の全体回路とチップ１
外の装置とを接続するための外部端子である。その接続
形式として、例えばボンディングパッドＢＰとパッケー
ジのリードとをボンディングワイヤで接続する方式やボ
ンディングパッドＢＰに突起電極（バンプ電極）を形成
し、これを通じてチップ１と実装基板とを電気的に接続
する方式がある。
回路領域Ｉ／Ｏの外周側には、各入出力回路領域Ｉ／Ｏ
毎にボンディングパッドＢＰが配置されている。ボンデ
ィングパッドＢＰは、チップ１内の全体回路とチップ１
外の装置とを接続するための外部端子である。その接続
形式として、例えばボンディングパッドＢＰとパッケー
ジのリードとをボンディングワイヤで接続する方式やボ
ンディングパッドＢＰに突起電極（バンプ電極）を形成
し、これを通じてチップ１と実装基板とを電気的に接続
する方式がある。
【００２２】上記周辺回路領域ＰＡにおいて、内部回路
領域ＩＡの外側であってボンディングパッドＢＰの配置
領域の内側には、チップ１の外周に沿って環状に２つの
電源配線２ＶCC，２ＶSSが配置されている。電源配線２
ＶCCは、相対的に高い電源電圧を供給する配線である。
電源電位ＶCCは、例えば５Ｖ、３．３Ｖまたは１．８Ｖ
程度である。また、電源配線２ＶSSは、基準電位を形成
するための相対的に低い電源電圧を供給する配線であ
る。電源電位ＶSSは、例えば０Ｖ程度である。
領域ＩＡの外側であってボンディングパッドＢＰの配置
領域の内側には、チップ１の外周に沿って環状に２つの
電源配線２ＶCC，２ＶSSが配置されている。電源配線２
ＶCCは、相対的に高い電源電圧を供給する配線である。
電源電位ＶCCは、例えば５Ｖ、３．３Ｖまたは１．８Ｖ
程度である。また、電源配線２ＶSSは、基準電位を形成
するための相対的に低い電源電圧を供給する配線であ
る。電源電位ＶSSは、例えば０Ｖ程度である。
【００２３】図２および図３は、図１の入出力回路領域
Ｉ／Ｏに形成された入力バッファ回路ＩＰＢおよび出力
バッファ回路ＯＰＢの回路図の一例をそれぞれ示してい
る。
Ｉ／Ｏに形成された入力バッファ回路ＩＰＢおよび出力
バッファ回路ＯＰＢの回路図の一例をそれぞれ示してい
る。
【００２４】図２に示すように、入力バッファ回路ＩＰ
ＢにおけるボンディングパッドＢＰは、入力保護回路３
Ａを介して入力初段バッファ回路４Ａに接続され、さら
に内部回路に接続されている。入力保護回路３Ａは、静
電破壊等から内部回路を保護する回路であり、２つのｐ
ＭＩＳＱｐ１，Ｑｐ２と、２つのｎＭＩＳＱｎ１，Ｑｎ
２と、入力保護抵抗Ｒ１とを有している。ｐＭＩＳＱｐ
１，Ｑｐ２およびｎＭＩＳＱｎ１，Ｑｎ２は、ダイオー
ド接続されている。入力保護回路３ＡのｐＭＩＳＱｐ１
およびｎＭＩＳＱｎ１は、基本的にインバータ構成とな
っている。このｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１は
ボンディングパッドＢＰと最初に接続される素子でもあ
り、これら素子の配置領域でラッチアップが生じ易い。
その対策のための詳細な説明は後述するが、そのための
一構成として、本実施の形態においては、ｎＭＩＳＱｎ
１が配置されたｐ型ウエルをｎ型ウエルによって取り囲
む構成とされている（ＮＩＳＯ構造）。一方、入力初段
バッファ回路４Ａは、ＣＭＩＳ（Complementary MIS）
インバータ回路からなり、ｐＭＩＳＱｐ３およびｎＭＩ
ＳＱｎ３を有している。
ＢにおけるボンディングパッドＢＰは、入力保護回路３
Ａを介して入力初段バッファ回路４Ａに接続され、さら
に内部回路に接続されている。入力保護回路３Ａは、静
電破壊等から内部回路を保護する回路であり、２つのｐ
ＭＩＳＱｐ１，Ｑｐ２と、２つのｎＭＩＳＱｎ１，Ｑｎ
２と、入力保護抵抗Ｒ１とを有している。ｐＭＩＳＱｐ
１，Ｑｐ２およびｎＭＩＳＱｎ１，Ｑｎ２は、ダイオー
ド接続されている。入力保護回路３ＡのｐＭＩＳＱｐ１
およびｎＭＩＳＱｎ１は、基本的にインバータ構成とな
っている。このｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１は
ボンディングパッドＢＰと最初に接続される素子でもあ
り、これら素子の配置領域でラッチアップが生じ易い。
その対策のための詳細な説明は後述するが、そのための
一構成として、本実施の形態においては、ｎＭＩＳＱｎ
１が配置されたｐ型ウエルをｎ型ウエルによって取り囲
む構成とされている（ＮＩＳＯ構造）。一方、入力初段
バッファ回路４Ａは、ＣＭＩＳ（Complementary MIS）
インバータ回路からなり、ｐＭＩＳＱｐ３およびｎＭＩ
ＳＱｎ３を有している。
【００２５】図３に示すように、出力バッファ回路ＯＰ
ＢのボンディングパッドＢＰは、出力保護回路３Ｂを介
して出力初段バッファ回路４Ｂに接続され、さらに内部
回路に接続されている。出力保護回路３Ｂは、静電破壊
等から内部回路を保護する回路であり、ＣＭＩＳインバ
ータ回路で構成され、ｐＭＩＳＱｐ４およびｎＭＩＳＱ
ｎ４を有している。この出力保護回路３Ｂの素子は、ボ
ンディングパッドＢＰと最初に接続される素子でもあ
り、これら素子の配置領域でラッチアップが生じ易い。
その対策のための詳細な説明は後述するが、そのための
一構成として、本実施の形態においては、上記と同様に
ｎＭＩＳＱｎ４が配置されたｐ型ウエルをｎ型ウエルに
よって取り囲む構成とされている（ＮＩＳＯ構造）。一
方、出力初段バッファ回路４Ｂは、ＣＭＩＳインバータ
回路からなり、ｐＭＩＳＱｐ５およびｎＭＩＳＱｎ５を
有している。
ＢのボンディングパッドＢＰは、出力保護回路３Ｂを介
して出力初段バッファ回路４Ｂに接続され、さらに内部
回路に接続されている。出力保護回路３Ｂは、静電破壊
等から内部回路を保護する回路であり、ＣＭＩＳインバ
ータ回路で構成され、ｐＭＩＳＱｐ４およびｎＭＩＳＱ
ｎ４を有している。この出力保護回路３Ｂの素子は、ボ
ンディングパッドＢＰと最初に接続される素子でもあ
り、これら素子の配置領域でラッチアップが生じ易い。
その対策のための詳細な説明は後述するが、そのための
一構成として、本実施の形態においては、上記と同様に
ｎＭＩＳＱｎ４が配置されたｐ型ウエルをｎ型ウエルに
よって取り囲む構成とされている（ＮＩＳＯ構造）。一
方、出力初段バッファ回路４Ｂは、ＣＭＩＳインバータ
回路からなり、ｐＭＩＳＱｐ５およびｎＭＩＳＱｎ５を
有している。
【００２６】図４は、本実施の形態の入出力回路領域Ｉ
／Ｏの平面構成の一例を示している。入出力回路領域Ｉ
／Ｏには、上記ボンディングパッドＢＰ、メインバッフ
ァ回路領域ＭＢＡ、入力保護抵抗Ｒ１、入力バッファ回
路領域ＩＢＡ、プリ出力バッファ回路領域ＰＯＢＡ、レ
ベルダウンシフタ回路領域ＬＤＡ、レベルアップシフタ
回路領域ＬＵＡ、ロジック回路領域ＬＧＡおよびダイオ
ード領域ＤＡが配置されている。
／Ｏの平面構成の一例を示している。入出力回路領域Ｉ
／Ｏには、上記ボンディングパッドＢＰ、メインバッフ
ァ回路領域ＭＢＡ、入力保護抵抗Ｒ１、入力バッファ回
路領域ＩＢＡ、プリ出力バッファ回路領域ＰＯＢＡ、レ
ベルダウンシフタ回路領域ＬＤＡ、レベルアップシフタ
回路領域ＬＵＡ、ロジック回路領域ＬＧＡおよびダイオ
ード領域ＤＡが配置されている。
【００２７】メインバッファ回路領域ＭＢＡの回路は、
出力時には、静電破壊対策用の回路として、また、出力
ドライバーとして機能し、入力時は、静電破壊対策用の
クランプＭＩＳとして機能する。このメインバッファ回
路領域ＭＢＡには、ｎＭＩＳ領域ＮＭＡおよびｐＭＩＳ
領域ＰＭＡが図４の右方向に沿って順に隣接して配置さ
れている。このｎＭＩＳ領域ＮＭＡおよびｐＭＩＳ領域
ＰＭＡのＭＩＳによってメインバッファ回路が形成され
ている。ｎＭＩＳ領域ＮＭＡは、基板１Ｓのｐ型ウエル
ＰＷＬ１内に設けられている。一方、ｐＭＩＳ領域ＰＭ
Ａは、基板１Ｓのｎ型ウエルＮＷＬ１内に設けられてい
る。ラッチアップを起こし易い場所は、メインバッファ
回路領域ＭＢＡのｎＭＩＳとｐＭＩＳとの間である。こ
れは、ボンディングパッドＢＰに所定の電圧を印加する
と、そのｎＭＩＳおよびｐＭＩＳのソースおよびドレイ
ン用の半導体領域に高電圧が印加され、しかも、そのｐ
ＭＩＳおよびｎＭＩＳには、それぞれ電源電位ＶCC，Ｖ
SSが接続されるので、一度、寄生バイポーラによるサイ
リスタがオンすると、この間でラッチアップが生じるか
らである。そこで、本実施の形態においては、そのｎＭ
ＩＳが設けられるｐ型ウエルＰＷＬ１をｎ型ウエルによ
って取り囲み、電気的に分離する上記ＮＩＳＯ構造を採
用した。また、図４の上下に、これらの回路領域を挟む
ように、ｐウエルＰＷＬＳを設けている。このｐウエル
ＰＷＬＳは、基板１Ｓに電位を供給するための領域であ
る。このような構造を採用したことにより、後ほど詳細
に説明するように、ラッチアップ耐性を向上させること
が可能となっている。
出力時には、静電破壊対策用の回路として、また、出力
ドライバーとして機能し、入力時は、静電破壊対策用の
クランプＭＩＳとして機能する。このメインバッファ回
路領域ＭＢＡには、ｎＭＩＳ領域ＮＭＡおよびｐＭＩＳ
領域ＰＭＡが図４の右方向に沿って順に隣接して配置さ
れている。このｎＭＩＳ領域ＮＭＡおよびｐＭＩＳ領域
ＰＭＡのＭＩＳによってメインバッファ回路が形成され
ている。ｎＭＩＳ領域ＮＭＡは、基板１Ｓのｐ型ウエル
ＰＷＬ１内に設けられている。一方、ｐＭＩＳ領域ＰＭ
Ａは、基板１Ｓのｎ型ウエルＮＷＬ１内に設けられてい
る。ラッチアップを起こし易い場所は、メインバッファ
回路領域ＭＢＡのｎＭＩＳとｐＭＩＳとの間である。こ
れは、ボンディングパッドＢＰに所定の電圧を印加する
と、そのｎＭＩＳおよびｐＭＩＳのソースおよびドレイ
ン用の半導体領域に高電圧が印加され、しかも、そのｐ
ＭＩＳおよびｎＭＩＳには、それぞれ電源電位ＶCC，Ｖ
SSが接続されるので、一度、寄生バイポーラによるサイ
リスタがオンすると、この間でラッチアップが生じるか
らである。そこで、本実施の形態においては、そのｎＭ
ＩＳが設けられるｐ型ウエルＰＷＬ１をｎ型ウエルによ
って取り囲み、電気的に分離する上記ＮＩＳＯ構造を採
用した。また、図４の上下に、これらの回路領域を挟む
ように、ｐウエルＰＷＬＳを設けている。このｐウエル
ＰＷＬＳは、基板１Ｓに電位を供給するための領域であ
る。このような構造を採用したことにより、後ほど詳細
に説明するように、ラッチアップ耐性を向上させること
が可能となっている。
【００２８】メインバッファ回路領域ＭＢＡの後段に
は、入力保護抵抗Ｒ１、入力バッファ回路領域ＩＢＡお
よびプリ出力バッファ回路領域ＰＯＢＡが配置されてい
る。入力保護抵抗Ｒ１は、例えば多結晶シリコンからな
り、入力時のゲート絶縁破壊を抑制または防止する機能
を有している。入力バッファ回路領域ＩＢＡの入力バッ
ファ回路は、入力のセンス回路としての機能を有してお
り、その領域には、ｎＭＩＳおよびｐＭＩＳが配置され
ている。そのｎＭＩＳは基板１Ｓのｐ型ウエルＰＷＬ２
に設けられ、そのｐＭＩＳは基板１Ｓのｎ型ウエルＮＷ
Ｌ２内に設けられている。プリ出力バッファ回路領域Ｐ
ＯＢＡのプリ出力バッファ回路は、メインバッファ回路
のドライブ用回路としての機能を有している。プリ出力
バッファ回路領域ＰＯＢＡには、ｎＭＩＳおよびｐＭＩ
Ｓが配置されており、そのｎＭＩＳは基板１Ｓのｐ型ウ
エルＰＷＬ２に設けられ、そのｐＭＩＳは基板１Ｓのｎ
型ウエルＮＷＬ２内に設けられている。
は、入力保護抵抗Ｒ１、入力バッファ回路領域ＩＢＡお
よびプリ出力バッファ回路領域ＰＯＢＡが配置されてい
る。入力保護抵抗Ｒ１は、例えば多結晶シリコンからな
り、入力時のゲート絶縁破壊を抑制または防止する機能
を有している。入力バッファ回路領域ＩＢＡの入力バッ
ファ回路は、入力のセンス回路としての機能を有してお
り、その領域には、ｎＭＩＳおよびｐＭＩＳが配置され
ている。そのｎＭＩＳは基板１Ｓのｐ型ウエルＰＷＬ２
に設けられ、そのｐＭＩＳは基板１Ｓのｎ型ウエルＮＷ
Ｌ２内に設けられている。プリ出力バッファ回路領域Ｐ
ＯＢＡのプリ出力バッファ回路は、メインバッファ回路
のドライブ用回路としての機能を有している。プリ出力
バッファ回路領域ＰＯＢＡには、ｎＭＩＳおよびｐＭＩ
Ｓが配置されており、そのｎＭＩＳは基板１Ｓのｐ型ウ
エルＰＷＬ２に設けられ、そのｐＭＩＳは基板１Ｓのｎ
型ウエルＮＷＬ２内に設けられている。
【００２９】入力バッファ回路領域ＩＢＡおよびプリ出
力バッファ回路領域ＰＯＢＡの後段には、レベルダウン
シフタ回路領域ＬＤＡおよびレベルアップシフタ回路領
域ＬＵＡが配置されている。レベルダウンシフタ回路お
よびレベルアップシフタ回路は、ロジック回路の論理
と、高電圧で動作する入出力バッファ回路とのインター
フェイス回路としての機能を有している。レベルダウン
シフタ回路領域ＬＤＡでは、例えば５Ｖ程度の電圧を
１．８Ｖ程度に降圧する機能を有しており、ｎＭＩＳお
よびｐＭＩＳが配置されている。レベルアップシフタ回
路領域ＬＵＡでは、例えば１．８Ｖ程度の電圧を５Ｖ程
度に昇圧する機能を有しており、ｎＭＩＳおよびｐＭＩ
Ｓが配置されている。レベルダウンシフタ回路領域ＬＤ
Ａおよびレベルアップシフタ回路領域ＬＵＡのｐＭＩＳ
は、基板１Ｓのｎ型ウエルＮＷＬ２またはｎ型ウエルＮ
ＷＬ３内に設けられ、ｎＭＩＳは基板１Ｓのｐ型ウエル
ＰＷＬ３内に設けられている。
力バッファ回路領域ＰＯＢＡの後段には、レベルダウン
シフタ回路領域ＬＤＡおよびレベルアップシフタ回路領
域ＬＵＡが配置されている。レベルダウンシフタ回路お
よびレベルアップシフタ回路は、ロジック回路の論理
と、高電圧で動作する入出力バッファ回路とのインター
フェイス回路としての機能を有している。レベルダウン
シフタ回路領域ＬＤＡでは、例えば５Ｖ程度の電圧を
１．８Ｖ程度に降圧する機能を有しており、ｎＭＩＳお
よびｐＭＩＳが配置されている。レベルアップシフタ回
路領域ＬＵＡでは、例えば１．８Ｖ程度の電圧を５Ｖ程
度に昇圧する機能を有しており、ｎＭＩＳおよびｐＭＩ
Ｓが配置されている。レベルダウンシフタ回路領域ＬＤ
Ａおよびレベルアップシフタ回路領域ＬＵＡのｐＭＩＳ
は、基板１Ｓのｎ型ウエルＮＷＬ２またはｎ型ウエルＮ
ＷＬ３内に設けられ、ｎＭＩＳは基板１Ｓのｐ型ウエル
ＰＷＬ３内に設けられている。
【００３０】レベルダウンシフタ回路領域ＬＤＡおよび
レベルアップシフタ回路領域ＬＵＡの後段には、ロジッ
ク回路領域ＬＧＡおよびダイオード領域ＤＡが配置され
ている。ロジック回路領域ＬＧＡの回路は、入出力バッ
ファ回路の動作を制御する論理回路であり、ｎＭＩＳお
よびｐＭＩＳを有している。そのｐＭＩＳは、ｎ型ウエ
ルＮＷＬ３内に設けられ、ｎＭＩＳは、ｐ型ウエルＰＷ
Ｌ４内に設けられている。このｎ型ウエルＮＷＬ３およ
びｐ型ウエルＰＷＬ４は、ｎ型ウエルＮＷＬ４によって
取り囲まれている（ＮＩＳＯ構造）。これにより、ラッ
チアップ対策とともに、ロジック回路にノイズが入るこ
とや逆にロジック回路側のノイズが他の回路領域に伝搬
するのを抑制または防止できる。このロジック回路の動
作電圧は、例えば１．８Ｖ程度である。ダイオード領域
ＤＡは、ｐ型ウエルＰＷＬ５内に設けられている。
レベルアップシフタ回路領域ＬＵＡの後段には、ロジッ
ク回路領域ＬＧＡおよびダイオード領域ＤＡが配置され
ている。ロジック回路領域ＬＧＡの回路は、入出力バッ
ファ回路の動作を制御する論理回路であり、ｎＭＩＳお
よびｐＭＩＳを有している。そのｐＭＩＳは、ｎ型ウエ
ルＮＷＬ３内に設けられ、ｎＭＩＳは、ｐ型ウエルＰＷ
Ｌ４内に設けられている。このｎ型ウエルＮＷＬ３およ
びｐ型ウエルＰＷＬ４は、ｎ型ウエルＮＷＬ４によって
取り囲まれている（ＮＩＳＯ構造）。これにより、ラッ
チアップ対策とともに、ロジック回路にノイズが入るこ
とや逆にロジック回路側のノイズが他の回路領域に伝搬
するのを抑制または防止できる。このロジック回路の動
作電圧は、例えば１．８Ｖ程度である。ダイオード領域
ＤＡは、ｐ型ウエルＰＷＬ５内に設けられている。
【００３１】図５は、図４のメインバッファ回路領域Ｍ
ＢＡの拡大平面図を示している。図６〜図１０は、それ
ぞれ図５のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線お
よびＥ−Ｅ線の断面図である。
ＢＡの拡大平面図を示している。図６〜図１０は、それ
ぞれ図５のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線お
よびＥ−Ｅ線の断面図である。
【００３２】基板１Ｓは、例えばｐ型の単結晶シリコン
からなる。この基板１Ｓの主面（デバイス形成面）にお
いて、ｎＭＩＳ領域ＮＭＡの中央には、例えば平面四角
形状の活性領域ＬＮが配置されている。この活性領域Ｌ
Ｎは、ｎＭＩＳＱｎ１の活性領域であり、ｐ型ウエルＰ
ＷＬ１（第１のｐ型ウエル）内に設けられている。すな
わち、ｎＭＩＳＱｎ１のウエルは、ｐ型ウエルＰＷＬ１
で定義されている。ｐ型ウエルＰＷＬ１には、例えばホ
ウ素（Ｂ）または二フッ化ホウ素（ＢＦ2）が含有され
ている。ｎＭＩＳＱｎ１は、ソースおよびドレイン用の
ｎ+型の半導体領域５ｓ，５ｄ、ゲート絶縁膜６ａおよ
びゲート電極７ａを有している。ソースおよびドレイン
用のｎ+型の半導体領域５ｓ，５ｄには、例えばリン
（Ｐ）またはヒ素（Ａｓ）が含有されている。ゲート絶
縁膜６ａは、例えば酸化シリコン（ＳｉＯ2）からなる
が、酸窒化膜（ＳｉＯＮ）や強誘電体膜を用いても良
い。ゲート電極７ａは、例えば低抵抗多結晶シリコン膜
の単体膜からなるが、その上にコバルトシリサイド（Ｃ
ｏＳｉ2）等のようなシリサイド層を設けたポリサイド
ゲート電極構造や多結晶シリコン膜上に窒化タングステ
ン（ＷＮ）等のようなバリア金属膜を介してタングステ
ン（Ｗ）膜等のような金属膜を堆積してなるポリメタル
ゲート電極構造としても良い。
からなる。この基板１Ｓの主面（デバイス形成面）にお
いて、ｎＭＩＳ領域ＮＭＡの中央には、例えば平面四角
形状の活性領域ＬＮが配置されている。この活性領域Ｌ
Ｎは、ｎＭＩＳＱｎ１の活性領域であり、ｐ型ウエルＰ
ＷＬ１（第１のｐ型ウエル）内に設けられている。すな
わち、ｎＭＩＳＱｎ１のウエルは、ｐ型ウエルＰＷＬ１
で定義されている。ｐ型ウエルＰＷＬ１には、例えばホ
ウ素（Ｂ）または二フッ化ホウ素（ＢＦ2）が含有され
ている。ｎＭＩＳＱｎ１は、ソースおよびドレイン用の
ｎ+型の半導体領域５ｓ，５ｄ、ゲート絶縁膜６ａおよ
びゲート電極７ａを有している。ソースおよびドレイン
用のｎ+型の半導体領域５ｓ，５ｄには、例えばリン
（Ｐ）またはヒ素（Ａｓ）が含有されている。ゲート絶
縁膜６ａは、例えば酸化シリコン（ＳｉＯ2）からなる
が、酸窒化膜（ＳｉＯＮ）や強誘電体膜を用いても良
い。ゲート電極７ａは、例えば低抵抗多結晶シリコン膜
の単体膜からなるが、その上にコバルトシリサイド（Ｃ
ｏＳｉ2）等のようなシリサイド層を設けたポリサイド
ゲート電極構造や多結晶シリコン膜上に窒化タングステ
ン（ＷＮ）等のようなバリア金属膜を介してタングステ
ン（Ｗ）膜等のような金属膜を堆積してなるポリメタル
ゲート電極構造としても良い。
【００３３】ｐ型ウエルＰＷＬ１内においてその外周近
傍には、平面環状のｐ型ウエルＰＷＬ１ａ（第２のｐ型
ウエル）が設けられている。このｐ型ウエルＰＷＬ１ａ
は、基板１Ｓの主面からｐ型ウエルＰＷＬ１よりも浅い
位置まで不純物が拡散されて形成されている。ｐ型ウエ
ルＰＷＬ１ａには、ｐ型ウエルＰＷＬ１と同じ不純物が
含有されているが、その不純物濃度は、ｐ型ウエルＰＷ
Ｌ１，ＰＷＬ１ａの両方の不純物が導入されるので、ｐ
型ウエルＰＷＬ１の不純物濃度よりも高くなっている。
これにより、寄生バイポーラトランジスタのベース抵抗
を下げることができるので、ラッチアップ耐性を向上さ
せることが可能となっている。このｐ型ウエルＰＷＬ１
ａ上には、それに沿うように平面環状のガードリングＧ
Ｌ１が配置されている。このガードリングＧＬ１は、ガ
ードリングＧＬ１に沿って配置された複数のコンタクト
ホールを通じてｐ型ウエルＰＷＬ１ａの上部に設けられ
たｐ+型の半導体領域１０ａと電気的に接続されてい
る。このガードリングＧＬ１を通じてｐ型ウエルＰＷＬ
１ａ，ＰＷＬ１に所定の電圧が供給されるようになって
いる。
傍には、平面環状のｐ型ウエルＰＷＬ１ａ（第２のｐ型
ウエル）が設けられている。このｐ型ウエルＰＷＬ１ａ
は、基板１Ｓの主面からｐ型ウエルＰＷＬ１よりも浅い
位置まで不純物が拡散されて形成されている。ｐ型ウエ
ルＰＷＬ１ａには、ｐ型ウエルＰＷＬ１と同じ不純物が
含有されているが、その不純物濃度は、ｐ型ウエルＰＷ
Ｌ１，ＰＷＬ１ａの両方の不純物が導入されるので、ｐ
型ウエルＰＷＬ１の不純物濃度よりも高くなっている。
これにより、寄生バイポーラトランジスタのベース抵抗
を下げることができるので、ラッチアップ耐性を向上さ
せることが可能となっている。このｐ型ウエルＰＷＬ１
ａ上には、それに沿うように平面環状のガードリングＧ
Ｌ１が配置されている。このガードリングＧＬ１は、ガ
ードリングＧＬ１に沿って配置された複数のコンタクト
ホールを通じてｐ型ウエルＰＷＬ１ａの上部に設けられ
たｐ+型の半導体領域１０ａと電気的に接続されてい
る。このガードリングＧＬ１を通じてｐ型ウエルＰＷＬ
１ａ，ＰＷＬ１に所定の電圧が供給されるようになって
いる。
【００３４】このｐ型ウエルＰＷＬ１，ＰＷＬ１ａは、
ｎ型ウエルＮＷＬ５（第１のｎ型ウエル）によって全体
的に取り囲まれている。ｎ型ウエルＮＷＬ５は、基板１
Ｓにおいてｐ型ウエルＰＷＬ１，ＰＷＬ１ａよりも深い
位置に埋め込まれるように設けられたｎ型ウエルＮＷＬ
５ａと、ｐ型ウエルＰＷＬ１，ＰＷＬ１ａの側面側を取
り囲むようにその側面に沿って設けられたｎ型ウエルＮ
ＷＬ５ｂ，５ｃとを有している。ｎ型ウエルＮＷＬ５ｂ
には、ｎ+型の半導体領域１１ａが設けられている。ｎ+
型の半導体領域１１ａの下層には、ｎ型ウエルＮＷＬ５
ｃが設けられている。このｎ型ウエルＮＷＬ５ｃは、ｎ
型ウエルＮＷＬ５ａと一部が重なり接続されている。こ
のようにｎ型ウエルＮＷＬ５を設けることにより、ｐ型
ウエルＰＷＬ１，ＰＷＬ１ａを電気的に分離することが
できる（ＮＩＳＯ構造）。これにより、ラッチアップ耐
性を向上させることが可能となっている。上記ｎ型ウエ
ルＮＷＬ５ｂ上には、それに沿うようにガードリングＧ
Ｌ２が配置されている。このガードリングＧＬ２は、ガ
ードリングＧＬ２に沿って配置された複数のコンタクト
ホールを通じて、ｎ型ウエルＮＷＬ５ｂのｎ+型の半導
体領域１１ａと電気的に接続されている。このガードリ
ングＧＬ２を通じてｎ型ウエルＮＷＬ５に所定の電圧が
供給されるようになっている。なお、ｎ型ウエルＮＷＬ
５ａ，５ｂ，５ｃには、例えばリンまたはヒ素が含有さ
れている。
ｎ型ウエルＮＷＬ５（第１のｎ型ウエル）によって全体
的に取り囲まれている。ｎ型ウエルＮＷＬ５は、基板１
Ｓにおいてｐ型ウエルＰＷＬ１，ＰＷＬ１ａよりも深い
位置に埋め込まれるように設けられたｎ型ウエルＮＷＬ
５ａと、ｐ型ウエルＰＷＬ１，ＰＷＬ１ａの側面側を取
り囲むようにその側面に沿って設けられたｎ型ウエルＮ
ＷＬ５ｂ，５ｃとを有している。ｎ型ウエルＮＷＬ５ｂ
には、ｎ+型の半導体領域１１ａが設けられている。ｎ+
型の半導体領域１１ａの下層には、ｎ型ウエルＮＷＬ５
ｃが設けられている。このｎ型ウエルＮＷＬ５ｃは、ｎ
型ウエルＮＷＬ５ａと一部が重なり接続されている。こ
のようにｎ型ウエルＮＷＬ５を設けることにより、ｐ型
ウエルＰＷＬ１，ＰＷＬ１ａを電気的に分離することが
できる（ＮＩＳＯ構造）。これにより、ラッチアップ耐
性を向上させることが可能となっている。上記ｎ型ウエ
ルＮＷＬ５ｂ上には、それに沿うようにガードリングＧ
Ｌ２が配置されている。このガードリングＧＬ２は、ガ
ードリングＧＬ２に沿って配置された複数のコンタクト
ホールを通じて、ｎ型ウエルＮＷＬ５ｂのｎ+型の半導
体領域１１ａと電気的に接続されている。このガードリ
ングＧＬ２を通じてｎ型ウエルＮＷＬ５に所定の電圧が
供給されるようになっている。なお、ｎ型ウエルＮＷＬ
５ａ，５ｂ，５ｃには、例えばリンまたはヒ素が含有さ
れている。
【００３５】この基板１Ｓの主面において、ｐＭＩＳ領
域ＰＭＡの中央には、例えば平面四角形状の活性領域Ｌ
Ｐが配置されている。この活性領域ＬＰは、ｎ型ウエル
ＮＷＬ１（第２のｎ型ウエル）内に設けられている。す
なわち、ｐＭＩＳＱｐ１のウエルは、ｎ型ウエルＮＷＬ
１で定義されている。ｎ型ウエルＮＷＬ１には、例えば
リン（Ｐ）またはヒ素（Ａｓ）が含有されている。ｐＭ
ＩＳＱｐ１は、ソースおよびドレイン用のｐ+型の半導
体領域１２ｓ，１２ｄ、ゲート絶縁膜６ａおよびゲート
電極７ａを有している。ソースおよびドレイン用のｐ+
型の半導体領域１２ｓ，１２ｄには、例えばホウ素また
は二フッ化ホウ素が含有されている。ゲート絶縁膜６ａ
およびゲート電極７ａは、上記したのと同じなので説明
を省略する。
域ＰＭＡの中央には、例えば平面四角形状の活性領域Ｌ
Ｐが配置されている。この活性領域ＬＰは、ｎ型ウエル
ＮＷＬ１（第２のｎ型ウエル）内に設けられている。す
なわち、ｐＭＩＳＱｐ１のウエルは、ｎ型ウエルＮＷＬ
１で定義されている。ｎ型ウエルＮＷＬ１には、例えば
リン（Ｐ）またはヒ素（Ａｓ）が含有されている。ｐＭ
ＩＳＱｐ１は、ソースおよびドレイン用のｐ+型の半導
体領域１２ｓ，１２ｄ、ゲート絶縁膜６ａおよびゲート
電極７ａを有している。ソースおよびドレイン用のｐ+
型の半導体領域１２ｓ，１２ｄには、例えばホウ素また
は二フッ化ホウ素が含有されている。ゲート絶縁膜６ａ
およびゲート電極７ａは、上記したのと同じなので説明
を省略する。
【００３６】ｎ型ウエルＮＷＬ１内においてその外周近
傍には、平面環状のｎ型ウエルＮＷＬ１ａ（第３のｎ型
ウエル）が設けられている。このｎ型ウエルＮＷＬ１ａ
は、基板１Ｓの主面からｎ型ウエルＮＷＬ１よりも浅い
位置まで不純物が拡散されて形成されている。ｎ型ウエ
ルＮＷＬ１ａには、ｎ型ウエルＮＷＬ１と同じ不純物が
含有されているが、その不純物濃度は、ｎ型ウエルＮＷ
Ｌ１，ＮＷＬ１ａの両方の不純物が導入されるので、ｎ
型ウエルＮＷＬ１の不純物濃度よりも高くなっている。
これにより、寄生バイポーラトランジスタのベース抵抗
を下げることができるので、ラッチアップ耐性を向上さ
せることが可能となっている。このｎ型ウエルＮＷＬ１
ａ上には、それに沿うようにガードリングＧＬ３が配置
されている。このガードリングＧＬ３は、ガードリング
ＧＬ３に沿って配置された複数のコンタクトホールを通
じて、ｎ型ウエルＮＷＬ１ａの上部のｎ+型の半導体領
域１３ａと電気的に接続されている。このガードリング
ＧＬ３を通じてｎ型ウエルＮＷＬ１ａ，ＮＷＬ１に所定
の電圧が供給されるようになっている。
傍には、平面環状のｎ型ウエルＮＷＬ１ａ（第３のｎ型
ウエル）が設けられている。このｎ型ウエルＮＷＬ１ａ
は、基板１Ｓの主面からｎ型ウエルＮＷＬ１よりも浅い
位置まで不純物が拡散されて形成されている。ｎ型ウエ
ルＮＷＬ１ａには、ｎ型ウエルＮＷＬ１と同じ不純物が
含有されているが、その不純物濃度は、ｎ型ウエルＮＷ
Ｌ１，ＮＷＬ１ａの両方の不純物が導入されるので、ｎ
型ウエルＮＷＬ１の不純物濃度よりも高くなっている。
これにより、寄生バイポーラトランジスタのベース抵抗
を下げることができるので、ラッチアップ耐性を向上さ
せることが可能となっている。このｎ型ウエルＮＷＬ１
ａ上には、それに沿うようにガードリングＧＬ３が配置
されている。このガードリングＧＬ３は、ガードリング
ＧＬ３に沿って配置された複数のコンタクトホールを通
じて、ｎ型ウエルＮＷＬ１ａの上部のｎ+型の半導体領
域１３ａと電気的に接続されている。このガードリング
ＧＬ３を通じてｎ型ウエルＮＷＬ１ａ，ＮＷＬ１に所定
の電圧が供給されるようになっている。
【００３７】上記ｎ型ウエルＮＷＬ５およびｎ型ウエル
ＮＷＬ１ａ，ＮＷＬ１の各々の外周には、その側面側を
取り囲むようにｐ型ウエルＰＷＬ６（ｐ型の半導体領
域）が設けられている。このｐ型ウエルＰＷＬ６は、例
えばホウ素または二フッ化ホウ素が含有されてなり、基
板１Ｓと電気的に接続されている。上記ｐ型ウエルＰＷ
ＬＳは、このｐ型ウエルＰＷＬ６の一部である。このｐ
型ウエルＰＷＬ６の上部には、ｐ型ウエルＰＷＬ６に沿
ってｐ+型の半導体領域１４ａが設けられている。この
ｐ+型の半導体領域１４ａには、例えばホウ素または二
フッ化ホウ素が含有されている。また、ｐ型ウエルＰＷ
Ｌ６上には、ｎＭＩＳ領域ＮＭＡおよびｐＭＩＳ領域Ｐ
ＭＡの各々を取り囲むようにガードリングＧＬ４が配置
されている。このガードリングＧＬ４は、ガードリング
ＧＬ４に沿って配置された複数のコンタクトホールを通
じて、上記ｐ+型の半導体領域１４ａと電気的に接続さ
れている。このガードリングＧＬ４を通じてｐ型ウエル
ＰＷＬ６および基板１Ｓに所定の電圧が供給されるよう
になっている。本実施の形態においては、上記ＮＩＳＯ
構造に加えて、上記ｐ型ウエルＰＷＬ６が、ｎＭＩＳ領
域ＮＭＡとｐＭＩＳ領域ＰＭＡとの間に介在されている
ことにより、ｎＭＩＳ領域ＮＭＡのｐ型ウエルＰＷＬ１
と、ｐＭＩＳ領域ＰＭＡのｎ型ウエルＮＷＬ１とを電気
的に分離することができるので、ラッチアップ耐性を向
上させることが可能となっている。
ＮＷＬ１ａ，ＮＷＬ１の各々の外周には、その側面側を
取り囲むようにｐ型ウエルＰＷＬ６（ｐ型の半導体領
域）が設けられている。このｐ型ウエルＰＷＬ６は、例
えばホウ素または二フッ化ホウ素が含有されてなり、基
板１Ｓと電気的に接続されている。上記ｐ型ウエルＰＷ
ＬＳは、このｐ型ウエルＰＷＬ６の一部である。このｐ
型ウエルＰＷＬ６の上部には、ｐ型ウエルＰＷＬ６に沿
ってｐ+型の半導体領域１４ａが設けられている。この
ｐ+型の半導体領域１４ａには、例えばホウ素または二
フッ化ホウ素が含有されている。また、ｐ型ウエルＰＷ
Ｌ６上には、ｎＭＩＳ領域ＮＭＡおよびｐＭＩＳ領域Ｐ
ＭＡの各々を取り囲むようにガードリングＧＬ４が配置
されている。このガードリングＧＬ４は、ガードリング
ＧＬ４に沿って配置された複数のコンタクトホールを通
じて、上記ｐ+型の半導体領域１４ａと電気的に接続さ
れている。このガードリングＧＬ４を通じてｐ型ウエル
ＰＷＬ６および基板１Ｓに所定の電圧が供給されるよう
になっている。本実施の形態においては、上記ＮＩＳＯ
構造に加えて、上記ｐ型ウエルＰＷＬ６が、ｎＭＩＳ領
域ＮＭＡとｐＭＩＳ領域ＰＭＡとの間に介在されている
ことにより、ｎＭＩＳ領域ＮＭＡのｐ型ウエルＰＷＬ１
と、ｐＭＩＳ領域ＰＭＡのｎ型ウエルＮＷＬ１とを電気
的に分離することができるので、ラッチアップ耐性を向
上させることが可能となっている。
【００３８】次に、ラッチアップ発生の一般的なメカニ
ズムを説明した後、本実施の形態の半導体装置の作用に
ついて説明する。
ズムを説明した後、本実施の形態の半導体装置の作用に
ついて説明する。
【００３９】図１１は、本発明者が検討した一般的なイ
ンバータ回路ＩＮＶ50の回路図を示している。インバー
タ回路ＩＮＶ50は、ｐＭＩＳＱ50とｎＭＩＳＱ51とを有
するＣＭＩＳインバータ回路からなる。図１２は、この
インバータ回路ＩＮＶ50が形成された基板５０Ｓの要部
断面図を示している。基板５０Ｓは、例えばｐ型の単結
晶シリコンからなり、その上部にはｐ型ウエル５１およ
びｎ型ウエル５２が接した状態で隣接して配置されてい
る。ｐ型ウエル５１内には、上記ｎＭＩＳＱ５１が配置
され、ｎ型ウエル５２内には、上記ｐＭＩＳＱ５０が配
置されている。このような構造では、図１２に示すよう
に、寄生バイポーラトランジスタＱ６０〜Ｑ６３および
抵抗Ｒ５０，Ｒ５１を含む寄生回路が形成される。
ンバータ回路ＩＮＶ50の回路図を示している。インバー
タ回路ＩＮＶ50は、ｐＭＩＳＱ50とｎＭＩＳＱ51とを有
するＣＭＩＳインバータ回路からなる。図１２は、この
インバータ回路ＩＮＶ50が形成された基板５０Ｓの要部
断面図を示している。基板５０Ｓは、例えばｐ型の単結
晶シリコンからなり、その上部にはｐ型ウエル５１およ
びｎ型ウエル５２が接した状態で隣接して配置されてい
る。ｐ型ウエル５１内には、上記ｎＭＩＳＱ５１が配置
され、ｎ型ウエル５２内には、上記ｐＭＩＳＱ５０が配
置されている。このような構造では、図１２に示すよう
に、寄生バイポーラトランジスタＱ６０〜Ｑ６３および
抵抗Ｒ５０，Ｒ５１を含む寄生回路が形成される。
【００４０】図１３は、出力端子に正の電圧が印加され
た際における寄生回路の接続状態の等価回路を示してい
る。出力端子に正の電圧を印加した場合は、寄生バイポ
ーラトランジスタＱ６３がオン状態となり、その雑音電
流がｎ型ウエル５２を介して、寄生バイポーラトランジ
スタＱ６１がオンする。この寄生バイポーラトランジス
タＱ６１がオンすると、基板５０Ｓと、ｐ型ウエル５１
を介して、寄生バイポーラトランジスタＱ６２がオンす
る。これにより、正帰還がかかり、寄生バイポーラトラ
ンジスタＱ６１，Ｑ６２からなる電流帰還ループがで
き、電源を遮断しない限り、電流が電源電位ＶCCから電
源電位ＶSSに流れ続ける。また、図１４は、出力端子に
負の電圧が印加された際における寄生回路の接続状態の
等価回路を示している。出力端子に負の電圧を印加した
場合も上記と同様であり、寄生バイポーラトランジスタ
Ｑ６０がトリガとなり、寄生バイポーラトランジスタＱ
６１，Ｑ６２からなる電流帰還ループができる。これ
が、ラッチアップ現象である。
た際における寄生回路の接続状態の等価回路を示してい
る。出力端子に正の電圧を印加した場合は、寄生バイポ
ーラトランジスタＱ６３がオン状態となり、その雑音電
流がｎ型ウエル５２を介して、寄生バイポーラトランジ
スタＱ６１がオンする。この寄生バイポーラトランジス
タＱ６１がオンすると、基板５０Ｓと、ｐ型ウエル５１
を介して、寄生バイポーラトランジスタＱ６２がオンす
る。これにより、正帰還がかかり、寄生バイポーラトラ
ンジスタＱ６１，Ｑ６２からなる電流帰還ループがで
き、電源を遮断しない限り、電流が電源電位ＶCCから電
源電位ＶSSに流れ続ける。また、図１４は、出力端子に
負の電圧が印加された際における寄生回路の接続状態の
等価回路を示している。出力端子に負の電圧を印加した
場合も上記と同様であり、寄生バイポーラトランジスタ
Ｑ６０がトリガとなり、寄生バイポーラトランジスタＱ
６１，Ｑ６２からなる電流帰還ループができる。これ
が、ラッチアップ現象である。
【００４１】図１５は、本実施の形態における寄生回路
の模式図であって、図８と同等の箇所を示している。本
実施の形態においては、ｎＭＩＳＱｎ１のｐ型ウエルＰ
ＷＬ１をｎ型ウエルＮＷＬ５で取り囲み、かつ、互いに
隣接するｎＭＩＳＱｎ１とｐＭＩＳＱｐ１間においてｎ
型ウエルＮＷＬ５ｂ，ＮＷＬ５ｃとｎ型ウエルＮＷＬ１
ａとの間に、基板１Ｓに電気的に接続されたｐ型ウエル
ＰＷＬ６を設ける構造とされている。この場合、寄生バ
イポーラトランジスタＱ１１〜Ｑ１６および抵抗Ｒｎ
１，Ｒｎ２，Ｒｐ１，Ｒｐ２を含む寄生回路が形成され
る。なお、入力は、ｎＭＩＳＱｎ１およびｐＭＩＳＱｐ
１のゲート電極７ａと電気的に接続されている。出力
は、ｎＭＩＳＱｎ１のドレイン用のｎ+型の半導体領域
５ｄおよびｐＭＩＳＱｐ１のソース用のｐ+型の半導体
領域１２ｓと電気的に接続されている。電源電位ＶCC
は、ｎ+型の半導体領域１３ａ、ｐＭＩＳＱｐ１のドレ
イン用のｐ+型の半導体領域１２ｄおよびｎ+型の半導体
領域１１ａと電気的に接続されている。電源電位ＶSS
は、ｐ+型の半導体領域１０ａ，１４ａおよびｎＭＩＳ
Ｑｎ１のソース用のｎ+型の半導体領域５ｓと電気的に
接続されている。
の模式図であって、図８と同等の箇所を示している。本
実施の形態においては、ｎＭＩＳＱｎ１のｐ型ウエルＰ
ＷＬ１をｎ型ウエルＮＷＬ５で取り囲み、かつ、互いに
隣接するｎＭＩＳＱｎ１とｐＭＩＳＱｐ１間においてｎ
型ウエルＮＷＬ５ｂ，ＮＷＬ５ｃとｎ型ウエルＮＷＬ１
ａとの間に、基板１Ｓに電気的に接続されたｐ型ウエル
ＰＷＬ６を設ける構造とされている。この場合、寄生バ
イポーラトランジスタＱ１１〜Ｑ１６および抵抗Ｒｎ
１，Ｒｎ２，Ｒｐ１，Ｒｐ２を含む寄生回路が形成され
る。なお、入力は、ｎＭＩＳＱｎ１およびｐＭＩＳＱｐ
１のゲート電極７ａと電気的に接続されている。出力
は、ｎＭＩＳＱｎ１のドレイン用のｎ+型の半導体領域
５ｄおよびｐＭＩＳＱｐ１のソース用のｐ+型の半導体
領域１２ｓと電気的に接続されている。電源電位ＶCC
は、ｎ+型の半導体領域１３ａ、ｐＭＩＳＱｐ１のドレ
イン用のｐ+型の半導体領域１２ｄおよびｎ+型の半導体
領域１１ａと電気的に接続されている。電源電位ＶSS
は、ｐ+型の半導体領域１０ａ，１４ａおよびｎＭＩＳ
Ｑｎ１のソース用のｎ+型の半導体領域５ｓと電気的に
接続されている。
【００４２】図１６は、本実施の形態において、出力端
子に正の電圧が印加された際の寄生回路の接続状態の等
価回路を示している。出力端子に正の電圧を印加した場
合は、寄生バイポーラトランジスタＱ１５がオン状態と
なるが、寄生バイポーラトランジスタＱ１４のエミッタ
およびコレクタが、電源電位ＶCCに電気的に接続されて
いるので、寄生バイポーラトランジスタＱ１４，Ｑ１６
からなる電流帰還ループは形成されない。このため、本
実施の形態においては、出力端子に正の電圧が印加され
たとしてもラッチアップは基本的に起こらない構造とさ
れている。
子に正の電圧が印加された際の寄生回路の接続状態の等
価回路を示している。出力端子に正の電圧を印加した場
合は、寄生バイポーラトランジスタＱ１５がオン状態と
なるが、寄生バイポーラトランジスタＱ１４のエミッタ
およびコレクタが、電源電位ＶCCに電気的に接続されて
いるので、寄生バイポーラトランジスタＱ１４，Ｑ１６
からなる電流帰還ループは形成されない。このため、本
実施の形態においては、出力端子に正の電圧が印加され
たとしてもラッチアップは基本的に起こらない構造とさ
れている。
【００４３】また、図１７は、本実施の形態において、
出力端子に負の電圧が印加された際の寄生回路の接続状
態の等価回路を示している。出力端子に負の電圧を印加
した場合は、寄生バイポーラトランジスタＱ１２がオン
状態となるが、寄生バイポーラトランジスタＱ１３のエ
ミッタおよびコレクタが、電源電位ＶSSに電気的に接続
されているので、寄生バイポーラトランジスタＱ１１，
Ｑ１３からなる電流帰還ループは形成されない。このた
め、本実施の形態においては、出力端子に負の電圧が印
加されてもラッチアップは基本的に起こらない構造とさ
れている。
出力端子に負の電圧が印加された際の寄生回路の接続状
態の等価回路を示している。出力端子に負の電圧を印加
した場合は、寄生バイポーラトランジスタＱ１２がオン
状態となるが、寄生バイポーラトランジスタＱ１３のエ
ミッタおよびコレクタが、電源電位ＶSSに電気的に接続
されているので、寄生バイポーラトランジスタＱ１１，
Ｑ１３からなる電流帰還ループは形成されない。このた
め、本実施の形態においては、出力端子に負の電圧が印
加されてもラッチアップは基本的に起こらない構造とさ
れている。
【００４４】このように、本実施の形態においては、ボ
ンディングパッドＢＰに正または負の電圧が印加されて
も、ラッチアップの原因である寄生サイリスタ回路が、
半導体装置の電源電位ＶCCと、電源電位ＶSSとの間に組
み込まれないような構造とされている。したがって、ラ
ッチアップの発生を抑制または防止することができるの
で、半導体装置の動作信頼性を向上させることが可能と
なる。
ンディングパッドＢＰに正または負の電圧が印加されて
も、ラッチアップの原因である寄生サイリスタ回路が、
半導体装置の電源電位ＶCCと、電源電位ＶSSとの間に組
み込まれないような構造とされている。したがって、ラ
ッチアップの発生を抑制または防止することができるの
で、半導体装置の動作信頼性を向上させることが可能と
なる。
【００４５】また、図１２に示した構造の場合は、ｐ型
ウエル５１とｎ型ウエル５２とが接合を介して容量結合
しているので、ウエルにノイズが入ると、他方のウエル
にもノイズが伝搬する。これに対して、本実施の形態に
おいては、ｎＭＩＳＱｎ１のｐ型ウエルＰＷＬ１と、ｐ
ＭＩＳＱｐ１のｎ型ウエルＮＷＬ１とは直接的に容量結
合されておらず、基板１Ｓに対する給電ライン（ガード
リングＧＬ２およびｐ型ウエルＰＷＬ６）およびｎ型ウ
エルＮＷＬ５に対する給電ライン（ガードリングＧＬ４
およびｎ型ウエルＮＷＬ１ａ）とで分離されている。こ
れら給電ラインのインピーダンスによりノイズの伝搬を
低減または防止することが可能となっている。したがっ
て、ノイズによる半導体装置の誤動作を抑制または防止
できるので、半導体装置の動作信頼性を向上させること
が可能となる。
ウエル５１とｎ型ウエル５２とが接合を介して容量結合
しているので、ウエルにノイズが入ると、他方のウエル
にもノイズが伝搬する。これに対して、本実施の形態に
おいては、ｎＭＩＳＱｎ１のｐ型ウエルＰＷＬ１と、ｐ
ＭＩＳＱｐ１のｎ型ウエルＮＷＬ１とは直接的に容量結
合されておらず、基板１Ｓに対する給電ライン（ガード
リングＧＬ２およびｐ型ウエルＰＷＬ６）およびｎ型ウ
エルＮＷＬ５に対する給電ライン（ガードリングＧＬ４
およびｎ型ウエルＮＷＬ１ａ）とで分離されている。こ
れら給電ラインのインピーダンスによりノイズの伝搬を
低減または防止することが可能となっている。したがっ
て、ノイズによる半導体装置の誤動作を抑制または防止
できるので、半導体装置の動作信頼性を向上させること
が可能となる。
【００４６】（実施の形態２）図１８は、本発明の他の
実施の形態である半導体装置であって、前記図８と同等
箇所の要部断面図を示している。
実施の形態である半導体装置であって、前記図８と同等
箇所の要部断面図を示している。
【００４７】本実施の形態２においては、図８に示した
ｐ型ウエルＰＷＬ１ａおよびｎ型ウエルＮＷＬ１ａが形
成されていない。これ以外は、前記実施の形態１と同様
である。すなわち、本実施の形態２においても、縦構造
的にラッチアップを起こし難い回路構成となっているの
で、ｐ型ウエルＰＷＬ１ａおよびｎ型ウエルＮＷＬ１ａ
を無くすようにしている。このようにｐ型ウエルＰＷＬ
１ａおよびｎ型ウエルＮＷＬ１ａを無くすことにより、
入出力回路領域Ｉ／Ｏのレイアウト面積を縮小すること
が可能となっている。したがって、チップ１のサイズの
縮小を推進することが可能となる。
ｐ型ウエルＰＷＬ１ａおよびｎ型ウエルＮＷＬ１ａが形
成されていない。これ以外は、前記実施の形態１と同様
である。すなわち、本実施の形態２においても、縦構造
的にラッチアップを起こし難い回路構成となっているの
で、ｐ型ウエルＰＷＬ１ａおよびｎ型ウエルＮＷＬ１ａ
を無くすようにしている。このようにｐ型ウエルＰＷＬ
１ａおよびｎ型ウエルＮＷＬ１ａを無くすことにより、
入出力回路領域Ｉ／Ｏのレイアウト面積を縮小すること
が可能となっている。したがって、チップ１のサイズの
縮小を推進することが可能となる。
【００４８】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００４９】例えば前記実施の形態１，２においては、
入出力回路領域のＣＭＩＳインバータ回路に対して本発
明を適用した場合について説明したが、これに限定され
るものではなく、例えば内部回路領域のＣＭＩＳインバ
ータ回路に対して本発明を適用することもできる。
入出力回路領域のＣＭＩＳインバータ回路に対して本発
明を適用した場合について説明したが、これに限定され
るものではなく、例えば内部回路領域のＣＭＩＳインバ
ータ回路に対して本発明を適用することもできる。
【００５０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロプロセッサを有する半導体装置に適用した場合につい
て説明したが、それに限定されるものではなく、例えば
ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ
（Static Random Access Memory）またはフラッシュメ
モリ（ＥＥＰＲＯＭ；Electric Erasable Programmable
Read Only Memory）等のようなメモリ回路を有する半
導体装置、マイクロプロセッサ以外の論理回路を有する
半導体装置あるいは上記メモリ回路と論理回路とを同一
基板に設けている混載型の半導体装置にも適用できる。
なされた発明をその背景となった利用分野であるマイク
ロプロセッサを有する半導体装置に適用した場合につい
て説明したが、それに限定されるものではなく、例えば
ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ
（Static Random Access Memory）またはフラッシュメ
モリ（ＥＥＰＲＯＭ；Electric Erasable Programmable
Read Only Memory）等のようなメモリ回路を有する半
導体装置、マイクロプロセッサ以外の論理回路を有する
半導体装置あるいは上記メモリ回路と論理回路とを同一
基板に設けている混載型の半導体装置にも適用できる。
【００５１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。 (1).半導体基板において、ｎチャネル型の電界効果トラ
ンジスタが配置されたｐ型ウエルをｎ型ウエルで取り囲
み、これに隣接するように同一の半導体基板に設けられ
たｐチャネル型の電界効果トランジスタが配置されたｎ
型ウエルから電気的に分離することにより、ラッチアッ
プの原因である寄生サイリスタ回路が回路的に構成され
ないようにすることができるので、半導体装置の信頼性
を向上させることが可能となる。 (2). 半導体基板において、ｎチャネル型の電界効果ト
ランジスタが配置されたｐ型ウエルをｎ型ウエルで取り
囲み、これに隣接するように同一の半導体基板に設けら
れたｐチャネル型の電界効果トランジスタが配置された
ｎ型ウエルから電気的に分離することにより、ウエルで
発生したノイズが接合容量を介して他の電源に回るのを
抑制または防止できるので、半導体装置の回路動作の信
頼性を向上させることが可能となる。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。 (1).半導体基板において、ｎチャネル型の電界効果トラ
ンジスタが配置されたｐ型ウエルをｎ型ウエルで取り囲
み、これに隣接するように同一の半導体基板に設けられ
たｐチャネル型の電界効果トランジスタが配置されたｎ
型ウエルから電気的に分離することにより、ラッチアッ
プの原因である寄生サイリスタ回路が回路的に構成され
ないようにすることができるので、半導体装置の信頼性
を向上させることが可能となる。 (2). 半導体基板において、ｎチャネル型の電界効果ト
ランジスタが配置されたｐ型ウエルをｎ型ウエルで取り
囲み、これに隣接するように同一の半導体基板に設けら
れたｐチャネル型の電界効果トランジスタが配置された
ｎ型ウエルから電気的に分離することにより、ウエルで
発生したノイズが接合容量を介して他の電源に回るのを
抑制または防止できるので、半導体装置の回路動作の信
頼性を向上させることが可能となる。
【図１】本発明の一実施の形態である半導体装置を構成
する半導体チップの全体平面図である。
する半導体チップの全体平面図である。
【図２】図１の入出力回路領域に形成された入力バッフ
ァ回路の一例の回路図である。
ァ回路の一例の回路図である。
【図３】図１の入出力回路領域に形成された出力バッフ
ァ回路の一例の回路図である。
ァ回路の一例の回路図である。
【図４】本発明の一実施の形態である入出力回路領域の
平面構成の一例の説明図である。
平面構成の一例の説明図である。
【図５】図４のメインバッファ回路領域の拡大平面図で
ある。
ある。
【図６】図５のＡ−Ａ線の断面図である。
【図７】図５のＢ−Ｂ線の断面図である。
【図８】図５のＣ−Ｃ線の断面図である。
【図９】図５のＤ−Ｄ線の断面図である。
【図１０】図５のＥ−Ｅ線の断面図である。
【図１１】本発明者が検討した一般的なインバータ回路
の回路図である。
の回路図である。
【図１２】図１１のインバータ回路が形成された半導体
基板の要部断面図である。
基板の要部断面図である。
【図１３】図１２の構造において出力端子に正の電圧が
印加された際における寄生回路の接続状態の等価回路図
である。
印加された際における寄生回路の接続状態の等価回路図
である。
【図１４】図１２の構造において出力端子に負の電圧が
印加された際における寄生回路の接続状態の等価回路図
である。
印加された際における寄生回路の接続状態の等価回路図
である。
【図１５】本発明の一実施の形態である半導体装置の作
用の説明図である。
用の説明図である。
【図１６】図１５の構造において出力端子に正の電圧が
印加された際における寄生回路の接続状態の等価回路図
である。
印加された際における寄生回路の接続状態の等価回路図
である。
【図１７】図１５の構造において出力端子に負の電圧が
印加された際における寄生回路の接続状態の等価回路図
である。
印加された際における寄生回路の接続状態の等価回路図
である。
【図１８】本発明の他の実施の形態である半導体装置の
要部断面図である。
要部断面図である。
１ 半導体チップ
１Ｓ 半導体基板
２ＶCC，２ＶSS 電源配線
３Ａ 入力保護回路
３Ｂ 出力保護回路
４Ａ 入力初段バッファ回路
５ｓ，５ｄ ｎ+型の半導体領域
６ａ ゲート絶縁膜
７ａ ゲート電極
１０ａ ｐ+型の半導体領域
１１ａ ｎ+型の半導体領域
１２ｓ，１２ｄ ｐ+型の半導体領域
１３ａ ｎ+型の半導体領域
１４ａ ｐ+型の半導体領域
５０Ｓ 半導体基板
５１ ｐ型ウエル
５２ ｎ型ウエル
ＩＡ 内部回路領域
ＰＡ 周辺回路領域
Ｉ／Ｏ 入出力回路領域
ＢＰ ボンディングパッド
ＩＰＢ 入力バッファ回路
ＯＰＢ 出力バッファ回路
ＭＢＡ メインバッファ回路領域
ＮＭＡ ｎチャネル型のＭＩＳ・ＦＥＴ領域
ＰＭＡ ｐチャネル型のＭＩＳ・ＦＥＴ領域
ＩＢＡ 入力バッファ回路領域
ＰＯＢＡ プリ出力バッファ回路領域
ＬＤＡ レベルダウンシフタ回路領域
ＬＵＡ レベルアップシフタ回路領域
ＬＧＡ ロジック回路領域
ＤＡ ダイオード領域
Ｒ１ 入力保護抵抗
ＬＮ，ＬＰ 活性領域
ＮＷＬ１〜ＮＷＬ５ ｎ型ウエル
ＮＷＬ１ａ ｎ型ウエル
ＰＷＬ１〜ＰＷＬ６ ｐ型ウエル
ＰＷＬ１ａ ｐ型ウエル
ＧＬ１〜ＧＬ４ ガードリング
Ｑｐ１〜Ｑｐ５ ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑｎ１〜Ｑｎ５ ｎチャネル型のＭＩＳ・ＦＥＴ
Ｑ１１〜Ｑ１６ 寄生バイポーラトランジスタ
Ｒｎ，Ｒｎ１，Ｒｎ２ 抵抗
Ｒｐ，Ｒｐ１，Ｒｐ２ 抵抗
ＶCC 電源電位
ＶSS 電源電位
ＩＮＶ50 インバータ回路
Ｑ50 ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑ51 ｎチャネル型のＭＩＳ・ＦＥＴ
Ｑ６０〜Ｑ６３ 寄生バイポーラトランジスタ
Ｒ５０，Ｒ５１ 抵抗
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 伊東 久範
北海道亀田郡七飯町字中島145番地 日立
北海セミコンダクタ株式会社内
(72)発明者 志波 和佳
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
Ｆターム(参考） 5F038 BH09 BH18 EZ20
5F048 AA02 AA03 AA07 AB03 AB04
AB05 AB06 AB07 AB10 AC10
BA01 BA12 BB05 BB08 BB09
BB11 BB12 BE02 BE03 BF17
BH05 CC01 CC09 CC15 CC16
Claims (5)
- 【請求項１】 以下の構成を半導体基板に有することを
特徴とする半導体装置；前記半導体基板に設けられた第
１のｎ型ウエル、 前記第１のｎ型ウエル内に、その第１のｎ型ウエルによ
って取り囲まれるように設けられた第１のｐ型ウエル、 前記第１のｐ型ウエル内に設けられたｎチャネル型の電
界効果トランジスタ、 前記第１のｎ型ウエルからｐ型の半導体領域を隔てて前
記半導体基板の主面に沿って並んで配置された第２のｎ
型ウエル、 前記第２のｎ型ウエルに配置されたｐチャネル型の電界
効果トランジスタ。 - 【請求項２】 以下の構成を半導体基板に有することを
特徴とする半導体装置；前記半導体基板に設けられた第
１のｎ型ウエル、 前記第１のｎ型ウエル内に、その第１のｎ型ウエルによ
って取り囲まれるように設けられた第１のｐ型ウエル、 前記第１のｐ型ウエル内に設けられたｎチャネル型の電
界効果トランジスタ、 前記第１のｎ型ウエルに対して前記半導体基板の主面に
沿って並んで配置された第２のｎ型ウエル、 前記第２のｎ型ウエルに配置されたｐチャネル型の電界
効果トランジスタ、 前記第１のｎ型ウエルと、前記第２のｎ型ウエルとの隣
接間に介在され、前記半導体基板および給電配線と電気
的に接続されたｐ型の半導体領域。 - 【請求項３】 以下の構成を半導体基板に有することを
特徴とする半導体装置；前記半導体基板に設けられた第
１のｎ型ウエル、 前記第１のｎ型ウエル内に、その第１のｎ型ウエルによ
って取り囲まれるように設けられた第１のｐ型ウエル、 前記第１のｐ型ウエル内に設けられたｎチャネル型の電
界効果トランジスタ、 前記第１のｎ型ウエルからｐ型の半導体領域を隔てて前
記半導体基板の主面に沿って並んで配置された第２のｎ
型ウエル、 前記第２のｎ型ウエルに配置されたｐチャネル型の電界
効果トランジスタ、 前記第１のｐ型ウエルにおいて、前記第２のｎ型ウエル
に対向する側に、前記第１のｐ型ウエルよりも不純物濃
度が高くなるように設けられた第２のｐ型ウエル、 前記第２のｎ型ウエルにおいて、前記第１のｎ型ウエル
に対向する側に、前記第２のｎ型ウエルよりも不純物濃
度が高くなるように設けられた第３のｎ型ウエル。 - 【請求項４】 半導体基板に設けられた第１のｎ型ウエ
ル、 前記第１のｎ型ウエル内に、その第１のｎ型ウエルによ
って取り囲まれるように設けられた第１のｐ型ウエル、 前記第１のｐ型ウエル内に設けられたｎチャネル型の電
界効果トランジスタ、 前記第１のｎ型ウエルからｐ型の半導体領域を隔てて前
記半導体基板の主面に沿って並んで配置された第２のｎ
型ウエル、 前記第２のｎ型ウエルに配置されたｐチャネル型の電界
効果トランジスタを有し、 前記ｎチャネル型の電界効果トランジスタおよびｐチャ
ネル型の電界効果トランジスタは、入出力回路領域の静
電破壊対策用素子としての機能を有することを特徴とす
る半導体装置。 - 【請求項５】 半導体基板に設けられた第１のｎ型ウエ
ル、 前記第１のｎ型ウエル内に、その第１のｎ型ウエルによ
って取り囲まれるように設けられた第１のｐ型ウエル、 前記第１のｐ型ウエル内に設けられたｎチャネル型の電
界効果トランジスタ、 前記第１のｎ型ウエルからｐ型の半導体領域を隔てて前
記半導体基板の主面に沿って並んで配置された第２のｎ
型ウエル、 前記第２のｎ型ウエルに配置されたｐチャネル型の電界
効果トランジスタを有し、 前記ｎチャネル型の電界効果トランジスタおよびｐチャ
ネル型の電界効果トランジスタは、入出力回路領域の静
電破壊対策用素子としての機能を有し、 前記ｎチャネル型の電界効果トランジスタおよびｐチャ
ネル型の電界効果トランジスタのゲート電極は、半導体
装置の外部端子と電気的に接続され、 前記第１のｎ型ウエル、第２のｎ型ウエルおよびｐチャ
ネル型の電界効果トランジスタのドレイン領域は、高電
位供給用の電源配線と電気的に接続され、 前記第１のｐ型ウエル、ｐ型の半導体領域およびｎチャ
ネル型の電界効果トランジスタのソース領域は、相対的
に低電位供給用の電源配線と電気的に接続され、 前記ｎチャネル型の電界効果トランジスタのドレイン領
域とｐチャネル型の電界効果トランジスタのソース領域
とは電気的に接続されて内部回路と電気的に接続される
構成を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001214011A JP4892143B2 (ja) | 2001-07-13 | 2001-07-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001214011A JP4892143B2 (ja) | 2001-07-13 | 2001-07-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003031668A true JP2003031668A (ja) | 2003-01-31 |
| JP4892143B2 JP4892143B2 (ja) | 2012-03-07 |
Family
ID=19048903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001214011A Expired - Fee Related JP4892143B2 (ja) | 2001-07-13 | 2001-07-13 | 半導体装置 |
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|---|---|
| JP (1) | JP4892143B2 (ja) |
Cited By (6)
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| JP2006165056A (ja) * | 2004-12-02 | 2006-06-22 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
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| KR20140080420A (ko) * | 2012-12-20 | 2014-06-30 | 세이코 인스트루 가부시키가이샤 | 반도체 장치 |
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-
2001
- 2001-07-13 JP JP2001214011A patent/JP4892143B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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| KR102145169B1 (ko) | 2012-12-20 | 2020-08-18 | 에이블릭 가부시키가이샤 | 반도체 장치 |
| JP2021077761A (ja) * | 2019-11-08 | 2021-05-20 | 株式会社東芝 | 半導体装置 |
| JP7227117B2 (ja) | 2019-11-08 | 2023-02-21 | 株式会社東芝 | 半導体装置 |
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