JP2000040751A - 静電保護回路素子を備える半導体装置 - Google Patents

静電保護回路素子を備える半導体装置

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JP2000040751A
JP2000040751A JP11184869A JP18486999A JP2000040751A JP 2000040751 A JP2000040751 A JP 2000040751A JP 11184869 A JP11184869 A JP 11184869A JP 18486999 A JP18486999 A JP 18486999A JP 2000040751 A JP2000040751 A JP 2000040751A
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semiconductor device
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Chang Hyuk Lee
昶 赫 李
Jae Goan Jeong
在 寛 鄭
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Hyundai Electronics Industries Co Ltd
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    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
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    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits

Abstract

(57)【要約】 【課題】 ＥＳＤ保護回路の特性を向上させるＥＳＤ保
護回路を備える半導体装置を提供する。 【解決手段】 本発明によるＥＳＤ保護回路を備える半
導体装置は、ＰＭＯＳとＮＭＯＳをデータ出力ドライバ
のＥＳＤ保護回路として用いる半導体装置において、前
記ＮＭＯＳの周囲にｎウェルガードリングを形成し、前
記ｎウェルガードリングと前記ＰＭＯＳのｎウェルをス
トラップすることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は静電保護回路（ESD
protection circuit）を備える半導体装置に関し、特に
ｎウェルガードリングまたはｎ+ガードリングをデータ
入力バッファのＮＭＯＳフィールドトランジスタまたは
データ出力バッファのＮＭＯＳトランジスタの周囲に設
け、ｎウェルガードリングまたはｎ+ガードリングをＰ
ＭＯＳフィールドトランジスタのｎウェルとＰＭＯＳト
ランジスタのｎウェルにストラップ(strapping)させる
ことにより、ＮＭＯＳトランジスタとＰＭＯＳトランジ
スタのそれぞれのウェル間の抵抗を減少させてＥＳＤ保
護回路特性及びラッチアップ特性を向上させ、半導体素
子の特性及び信頼性を向上させる技術に関する。
【０００２】
【従来の技術】一般に、半導体素子が静電気放電に露出
されると、内部回路が損傷を受けて素子が誤動作する
か、或いは信頼性に問題が生ずる。このような内部回路
の損傷は静電気放電の時、入力端子を介して注入された
電荷が内部回路(internal circuit)を経て最終的に他の
端子へ抜け出しながら生じさせるジュール(joule)熱に
より、ジャクションスパイキング(junction spiking)、
酸化膜亀裂(rupture)現象などを起すからである。
【０００３】したがって、静電気放電時に注入された電
荷が内部回路を介して抜け出す前、直ちに電源供給端子
へ電荷を放電させることのできる静電保護回路を挿入す
れば、静電気放電による半導体素子の損傷を防止するこ
とができる。
【０００４】図１に示すように、入力ピンのＥＳＤ保護
回路としてＮＭＯＳとＰＭＯＳの２つのフィールドトラ
ンジスタを用いる場合と、図２のデータ出力ピンにおい
て、データ出力ドライバとしてＮＭＯＳとＰＭＯＳを用
いる場合があるが、２つの場合とも電源電圧Ｖｃｃと接
地電圧Ｖｓｓとの間にゲートダイオードを形成し、Ｖｓ
ｓがポジティブモードの時、メインバイポーラトランジ
スタとして動作するＮＭＯＳの電流を分散させることに
より、ＰＭＯＳのｐ+拡散層からｎウェルを介してＶｃ
ｃとＶｓｓとの間のバイポーラへ流れるパスであるＰＮ
ＰＮパスを通して流れるようにしてＥＳＤ保護回路の耐
性を強化する方法が用いられている。
【０００５】しかし、上述した従来の技術によるＥＳＤ
保護回路を備える半導体装置は、Ｖｃｃパワーラインの
抵抗のために前記ＰＮＰＮパスを通して充分電流が流れ
ず、前記ＶｃｃとＶｓｓとの間のゲートダイオードのた
めに別途のレイアウト面積が追加されるという問題点が
あった。
【０００６】
【発明が解決しようとする課題】本発明はかかる従来の
技術の問題点を解決するためのもので、その目的はラッ
チアップ防止用として用いられるｎウェルガードリング
またはｎ+ガードリングをデータ入力バッファのＮＭＯ
Ｓフィールドトランジスタまたはデータ出力バッファの
ＮＭＯＳトランジスタの周囲に隣接して形成し、前記デ
ータ入力バッファの場合にはＰＭＯＳフィールドトラン
ジスタ、データ出力バッファの場合にはＰＭＯＳトラン
ジスタのｎウェルに連結されるようにレイアウトした
後、前記連結された２つのウェルにメタルを用いてスト
ラップし、２つのウェル間の抵抗を減少させてＥＳＤ保
護回路の特性を向上させるＥＳＤ保護回路を備える半導
体装置を提供することにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によるＥＳＤ保護回路を備える半導体装置
は、ＰＭＯＳとＮＭＯＳをデータ出力ドライバのＥＳＤ
保護回路として用いる半導体装置において、前記ＮＭＯ
Ｓの周囲にｎウェルガードリングを形成し、前記ｎウェ
ルガードリングと前記ＰＭＯＳのｎウェルをストラップ
することを特徴とする。
【０００８】また、上記の目的を達成するために、本発
明によるＥＳＤ保護回路を備える半導体装置は、ＰＭＯ
ＳフィールドトランジスタとＮＭＯＳフィールドトラン
ジスタを入力ＥＳＤ保護回路として用いる半導体装置に
おいて、前記ＮＭＯＳフィールドトランジスタの周囲に
ｎウェルガードリングを形成し、前記ｎウェルガードリ
ングと前記ＰＭＯＳフィールドトランジスタのｎウェル
をストラップすることを特徴とする。
【０００９】また、上記の目的を達成するために、本発
明によるＥＳＤ保護回路を備える半導体装置は、ＰＭＯ
ＳフィールドトランジスタとＮＭＯＳフィールドトラン
ジスタを入力ＥＳＤ保護回路として用いる半導体装置に
おいて、前記ＰＭＯＳフィールドトランジスタの周囲に
ｐ+ガードリングを形成し、前記ｐ+ガードリングと前記
ＮＭＯＳフィールドトランジスタのｐ+ピックアップを
ストラップすることを特徴とする。
【００１０】
【発明の実施の形態】以下、本発明を添付図面を参照し
て詳細に説明する。図３はデータ出力バッファのプルア
ップドライバとしてＰＭＯＳトランジスタを使用し、プ
ルダウンドライバとしてＮＭＯＳトランジスタを使用す
る本発明の第１実施例によるＥＳＤ保護回路図である。
第１実施例による前記ＥＳＤ保護回路は、図６に示すよ
うに、プルダウンドライバＮＭＯＳトランジスタＡの周
囲にｎウェルガードリング６を形成し、ｎウェルガード
リング６とプルアップドライバＰＭＯＳトランジスタＢ
のｎウェル３とを括って、図７に示すようにメタル５で
ストラップする。未説明符号１はゲート電極、２は素子
分離領域、４はメタルコンタクトである。
【００１１】上述において、プルダウンドライバＮＭＯ
ＳトランジスタＡの周囲のｎウェルガードリング６はｎ
+拡散層で形成し、トリプルウェル構造の場合にはプル
ダウンドライバＮＭＯＳトランジスタとしてＲＭＯＳト
ランジスタを使用することができる。そして、前記メタ
ルストラッピングは多結晶シリコンまたはポリサイド(p
olycide)をバッファとして形成した上で実施するか、或
いは前記メタルストラッピングを前記多結晶シリコンま
たはポリサイドで実施することができる。
【００１２】図４はデータ出力バッファのプルアップド
ライバとしてＰＭＯＳトランジスタを使用し、プルダウ
ンドライバとしてＮＭＯＳトランジスタを使用する本発
明の第２実施例によるＥＳＤ保護回路図であり、プルア
ップドライバＰＭＯＳトランジスタの周囲にｐ+ガード
リングを形成し、ｐ+ガードリングとプルダウンＮＭＯ
Ｓトランジスタのｐ+ピックアップとを括ってメタルス
トラップする。
【００１３】ここで、ｐ+ガードリングとプルダウンＮ
ＭＯＳトランジスタのｐ+ピックアップを直接括らず
に、メタルのみで連結してもよい。そして、前記メタル
ストラッピングは多結晶シリコンまたはポリサイドをバ
ッファとして使用した後で実施するか、或いは多結晶シ
リコンまたはポリサイドを使用して実施することができ
る。
【００１４】図８ａ乃至図８ｈは本発明の第３実施例に
よるそれぞれのＥＳＤ保護回路図である。図８ａはＰＭ
ＯＳフィールドトランジスタとＮＭＯＳフィールドトラ
ンジスタから構成され、入力パッドから抵抗を介してＶ
ｓｓ線にゲートダイオードトランジスタを接続し、Ｖｃ
ｃ線にもゲートダイオードトランジスタを接続する入力
ＥＳＤ保護回路図であり、図５に示すように、ＮＭＯＳ
フィールドトランジスタＡの周囲にｎウェルガードリン
グ６を形成し、ｎウェルガードリング６をＰＭＯＳフィ
ールドトランジスタＢのｎウェル３と括って、図７に示
すようにメタル５でストラップする。未説明符号１はゲ
ート電極、２は素子分離領域、４はメタルコンタクトで
ある。
【００１５】ここで、ＮＭＯＳフィールドトランジスタ
の周囲のｎウェルガードリング６をｎ+拡散層で形成
し、トリプルウェル構造の場合にはＮＭＯＳフィールド
トランジスタＡとしてＲＭＯＳフィールドトランジスタ
を使用することができる。そして、前記前記メタルスト
ラッピングは多結晶シリコンまたはポリサイドをバッフ
ァとして形成した上で実施するか、或は前記メタルスト
ラッピングを前記多結晶シリコンまたはポリサイドを用
いて実施することができる。
【００１６】図８ｂは図８ａの入力ＥＳＤ保護回路にお
いてＶｓｓ線に接続されているゲートダイオードトラン
ジスタを取り除いた場合であり、図８ｃはＶｃｃ線に接
続されたゲートタイオートランジスタを取り除いた場合
である。図８ｄは図８ａの入力ＥＳＤ保護回路であり、
Ｖｓｓ線のゲートダイオードトランジスタと、Ｖｃｃ線
のゲートダイオードトランジスタを取り除いた場合であ
る。図８ｅは図８ａの入力ＥＳＤ保護回路において入力
パッドの抵抗を取り除いた場合である。図８ｆは図８ａ
の入力ＥＳＤ保護回路においてＶｓｓ線のゲートダイオ
ードトランジスタと入力パッドの抵抗を取り除いた場合
であり、図８ｇはＶｓｓ線のゲートダイオードトランジ
スタと入力パッドの抵抗を取り除いた場合である。図８
ｈは前記図８ａの入力ＥＳＤ保護回路でＰＭＯＳフィー
ルドトランジスタとＮＭＯＳフィールドトランジスタの
み使用する場合である。
【００１７】図９ａ乃至図９ｈは本発明の第４実施例に
よるそれぞれのＥＳＤ保護回路図である。図９ａはＰＭ
ＯＳフィールドトランジスタとＮＭＯＳトランジスタか
ら構成され、入力パッドから抵抗を経てＶｓｓ線にゲー
トダイオードトランジスタを接続し、Ｖｃｃ線にもゲー
トダイオードトランジスタを接続する入力ＥＳＤ保護回
路を示す図であり、ＰＭＯＳフィールドトランジスタの
周囲にｐ+ガードリングを形成し、ｐ+ガードリングをＮ
ＭＯＳフィールドトランジスタのｐ+ピックアップと括
ってメタルストラップする。
【００１８】ここで、トリプルウェル構造の場合にはＮ
ＭＯＳフィールドトランジスとしてＲＭＯＳフィールド
トランジスタを使用することができる。そして、前記メ
タルストラッピングは多結晶シリコンまたはポリサイド
をバッファとして形成した上で実施するか、或いは前記
メタルストラッピングを前記多結晶シリコンまたはポリ
サイドを用いて実施することができる。
【００１９】図９ｂは図９ａの入力ＥＳＤ保護回路にお
いてＶｓｓ線に接続されているゲートダイオードトラン
ジスタを取り除いた場合であり、図９ｃはＶｃｃ線に接
続されているゲートダイオードトランジスタを取り除い
た場合である。図９ｄは図９ａの入力ＥＳＤ保護回路に
おいてＶｓｓ線のゲートダイオードトランジスタとＶｃ
ｃ線のゲートダイオードトランジスタを取り除いた場合
である。図９ｅは図９ａの入力ＥＳＤ保護回路において
入力パッドの抵抗を取り除いた場合である。図９ｆは図
９ａの入力ＥＳＤ保護回路においてＶｓｓのゲートダイ
オードトランジスタと入力パッドの抵抗を取り除いた場
合であり、図９ｇはＶｃｃ線のゲートダイオードトラン
ジスタと入力パッドの抵抗を取り除いた場合である。図
９ｈは図９ａの入力ＥＳＤ保護回路においてＰＭＯＳフ
ィールドトランジスタとＮＭＯＳフィールドトランジス
タのみ使用する場合である。
【００２０】次に、前述した本発明の実施例を図１０乃
至図２１に示す素子の断面図を参照して説明する。図１
０及び図１１によれば、ｐ型半導体基板１０にｐウェル
１１及びｎウェル２１を形成する。ｐウェル１１に第１
のゲート電極１２、第１のソース１３、第１のドレーン
１４及びｐ+ピックアップ１５を形成してＮＭＯＳトラ
ンジスタを構成する。ｎウェル２１に第２のゲート電極
２２、第２のソース２３、第２のドレーン２４、及びｎ
+ピックアップ２５を形成してＰＭＯＳトランジスタを
構成する。ｐウェル１１の周辺に沿ってｎウェルガード
リング１６を形成する。第１のドレーン１４及び第２の
ソース２３は入出力パッド（Ｉ／Ｏ ＰＡＤ）に連結さ
れる。第１のソース１３及びｐ+ピックアップ１５は接
地電圧Ｖｓｓに連結される。接地電圧がポジティブのモ
ードで、ＰＭＯＳトランジスタ側にＰＮＰＮパスが形成
されるようにｎウェルガードリング１６とｎ+ピックア
ップ２５をメタルストラップし、ストラップされたｎウ
ェルガードリング１６及びｎ+ピックアップ２５ととも
に第２のドレーン２４のそれぞれは電源電圧Ｖｃｃに連
結される。
【００２１】ここで、ＮＭＯＳトランジスタはプルダウ
ンＮＭＯＳトランジスタで、ＰＭＯＳトランジスタはプ
ルアップＰＭＯＳトランジスタであるか、或いはＮＭＯ
ＳトランジスタはＮＭＯＳフィールドトランジスタで、
ＰＭＯＳトランジスタはＰＭＯＳフィールドトランジス
タである。
【００２２】ｎウェルガードリング１６はメタルストラ
ッピングをするためのｎ+拡散層１７が形成される。ま
た、ｎウェルガードリング１６はｎウェル２１形成工程
時に同時に形成するか、或いはｎウェル２１形成工程と
別途の工程でｎ+型不純物を注入して形成する。ｎウェ
ルガードリング１６はｐウェル１１とｎウェル２１が連
結されるように形成してもよく、ｎウェル２１と分離さ
れるように形成してもよい。
【００２３】図１２及び図１３によれば、ｐ型半導体基
板３０にｒウェル３９、第１のｎウェル３１及び第２の
ｎウェル４１を形成する。第１のｎウェル３１に形成さ
れるｒウェル３９に第１のゲート電極３２、第１のソー
ス３３、第１のドレーン３４及びｐ+ピックアップ３５
を形成してＮＭＯＳトランジスタを構成する。第２のｎ
ウェル４１に第２のゲート電極４２、第２のソース４
３、第２のドレーン４４及びｎ+ピックアップ４５を形
成してＰＭＯＳトランジスタを構成する。ｒウェル３９
の周辺に沿ってｎウェルガードリング３６を形成する。
第１のドレーン３４及び第２のソース４３は入出力パッ
ドに連結される。第１のソース３３及びｐ +ピックアッ
プ３５は接地電圧に連結される。接地電圧がポジティブ
のモードで、前記ＰＭＯＳトランジスタ側にＰＮＰＮパ
スが形成されるようにｎウェルガードリング３６とｎ+
ピックアップ４５をメタルストラップし、ストラップさ
れたｎウェルガードリング３６及びｎ+ピックアップ４
５とともに第２のドレーン４４のそれぞれは電源電圧に
連結される。
【００２４】ここで、ＮＭＯＳトランジスタはプルダウ
ンＮＭＯＳトランジスタで、ＰＭＯＳトランジスタはプ
ルアップＰＭＯＳトランジスタであるか、或いはＮＭＯ
ＳトランジスタはＮＭＯＳフィールドトランジスタで、
前記ＰＭＯＳトランジスタはＰＭＯＳフィールドトラン
ジスタである。
【００２５】ｎウェルガードリング３６はメタルストラ
ッピングをするためのｎ+拡散層３７が形成される。ｎ
ウェルガードリング３６及び第１のｎウェル３１は第２
のｎウェル４１形成工程の時同時に形成される。ｎウェ
ルガードリング３６は第２のｎウェル４１形成工程と別
途の工程でｎ+型不純物を注入して形成することができ
る。ｎウェルガードリング３６は第１のｎウェル／ｒウ
ェル３１及び３９と第２ｎウェル４１が連結されるよう
に形成されるか、或いは第２のｎウェル４１と分離され
るように形成される。
【００２６】図１４及び図１５によれば、ｐ型半導体基
板５０にｐウェル５１及びｎウェル６１を形成する。ｐ
ウェル５１に第１のゲート電極５２、第１のソース５
３、第１のドレーン５４及びｐ+ピックアップ５５を形
成してＮＭＯＳトランジスタを構成する。ｎウェル６１
に第２のゲート電極６２、第２のソース６３、第２のド
レーン６４及びｎ+ピックアップ６５を形成してＰＭＯ
Ｓトランジスタを構成する。ｎウェル６１の周辺に沿っ
てｐ+ガードリング６６を形成する。第１のドレーン５
４及び第２のソース６３は入出力パッドに連結される。
第２のドレーン６４及びｎ+ピックアップ６５は電源電
圧に連結される。接地電圧がポジティブのモードで、Ｐ
ＭＯＳトランジスタ側にＰＮＰＮパスが形成されるよう
にｐ+ガードリング６６とｐ+ピックアップ５５をメタル
ストラップし、ストラップされたｐ+ガードリング６６
及びｐ+ピックアップ５５とともに第１のソース５３が
接地電圧に連結される。
【００２７】ここで、ＮＭＯＳトランジスタはプルダウ
ンＮＭＯＳトランジスタで、ＰＭＯＳトランジスタはプ
ルアップＰＭＯＳトランジスタであるか、或いはＮＭＯ
ＳトランジスタはＮＭＯＳフィールドトランジスタで、
ＰＭＯＳトランジスタはＰＭＯＳフィールドトランジス
タである。
【００２８】ｐ+ガードリング６６はｐウェル５１とｎ
ウェル６１が連結されるように形成されるか、或いはｐ
ウェル５１と分離されるように形成される。
【００２９】図１６乃至図１９によれば、ｐ型半導体基
板７０にｒウェル７９、第１のｎウェル７１及び第２の
ｎウェル８１を形成する。第１のｎウェル７１に形成さ
れるｒウェル７９に第１のゲート電極７２、第１のソー
ス７３、第１のドレーン７４、及びｐ+ピックアップ７
５を形成してＮＭＯＳトランジスタを構成する。第２の
ｎウェル８１に第２のゲート電極８２、第２のソース８
３、第２のドレーン８４及びｎ+ピックアップ８５を形
成してＰＭＯＳトランジスタを構成する。第２のｎウェ
ル８１の周辺に沿ってｐ+ガードリング８６を形成す
る。第１のドレーン７４及び第２のソース８３は入出力
パッドに連結される。第２のドレーン８４及びｎ+ピッ
クアップ８５は電源電圧に連結される。接地電圧がポジ
ティブのモードで、前記ＰＭＯＳトランジスタ側にＰＮ
ＰＮパスが形成されるようにｐ+ガードリング８６とｐ+
ピックアップ７５をメタルストラップし、ストラップさ
れたｐ+ガードリング８６及びｐ+ピックアップ７５とと
もに第１のソース７３は接地電圧に連結される。
【００３０】ここで、ＮＭＯＳトランジスタはプルダウ
ンＮＭＯＳトランジスタで、ＰＭＯＳトランジスタはプ
ルアップＰＭＯＳトランジスタであるか、或いはＮＭＯ
ＳトランジスタはＮＭＯＳフィールドトランジスタで、
ＰＭＯＳトランジスタはＰＭＯＳフィールドトランジス
タである。
【００３１】ｐ+ガードリング８６は第１のｎウェル／
ｒウェル７１及び７９と第２のｎウェル８１が連結さ
れ、ｐ型基板７０と連結されるように形成されるか、或
いは第１のｎウェル７１及びｒウェル７９と分離され、
ｐ型基板７０と連結されるように形成されるか、或いは
ｒウェル７９と第２のｎウェル８１が連結され、第１の
ｎウェル７１によってｐ型基板７０と分離されるように
形成されるか、或いはｒウェル７９と分離され、第１の
ｎウェル７１によってｐ型基板７０と分離されるように
形成される。
【００３２】図２０及び図２１によれば、ｐ型半導体基
板９０にｒウェル９９、第１のｎウェル９１及び第２の
ｎウェル１０１を形成する。第１のｎウェル９１に形成
されるｒウェル９９に第１のゲート電極９２、第１のソ
ース９３、第１のドレーン９４及びｐ+ピックアップ９
５を形成してＮＭＯＳトランジスタを構成する。第２の
ｎウェル１０１に第２のゲート電極１０２、第２のソー
ス１０３、第２のドレーン１０４及びｎ+ピックアップ
１０５を形成してＰＭＯＳトランジスタを構成する。ｐ
+ガードリング１０６は第２のｎウェル１０１の周辺に
沿って形成し、第１のｎウェル９１によってｐ型基板９
０と分離される。第１のドレーン９４及び第２のソース
１０３は入出力パッドに連結される。第１のソース９３
は接地電圧に連結される。接地電圧がポジティブモード
のモードで、ＰＭＯＳトランジスタ側にＰＮＰＮパスが
形成されるようにｐ+ガードリング１０６とｐ+ピックア
ップ９５をメタルストラップし、ストラップされたｐ+
ガードリング１０６及びｐ+ピックアップ９５とともに
第２のドレーン１０４及びｎ+ピックアップ１０５のそ
れぞれは電源電圧に連結される。
【００３３】ここで、ＮＭＯＳトランジスタはプルダウ
ンＮＭＯＳトランジスタで、ＰＭＯＳトランジスタはプ
ルアップＰＭＯＳトランジスタであるか、或いはＮＭＯ
ＳトランジスタはＮＭＯＳフィールドトランジスタで、
ＰＭＯＳトランジスタはＰＭＯＳフィールドトランジス
タである。
【００３４】ｐ+ガードリング１０６はｒウェル９９と
第２のｎウェル１０１が連結されるように形成される
か、或いはｒウェル９９と分離されるように形成され
る。
【００３５】
【発明の効果】以上説明したように、本発明によるＥＳ
Ｄ素子を備える半導体装置は、ＣＭＯＳ構造のデータ出
力ドライバの半導体集積回路のＥＳＤ保護回路におい
て、ＮＭＯＳトランジスタの周囲にｎウェルガードリン
グを配置し、これをＰＭＯＳトランジスタのｎウェルと
括って、Ｖｓｓがポジティブのモードで、ＰＭＯＳトラ
ンジスタ側にＰＮＰＮパスを形成して既存のＶｃｃとＶ
ｓｓとの間のダイオードを代置することによりレイアウ
ト面積を減少させ、それによる半導体素子の特性及び信
頼性を向上させるという利点がある。
【図面の簡単な説明】
【図１】従来の技術によるＥＳＤ保護回路図である。
【図２】従来の技術によるＥＳＤ保護回路図である。
【図３】本発明の第１実施例によるＥＳＤ保護回路図で
ある。
【図４】本発明の第２実施例によるＥＳＤ保護回路図で
ある。
【図５】本発明によるＥＳＤ保護回路のレイアウト図で
ある。
【図６】本発明によるＥＳＤ保護回路のレイアウト図で
ある。
【図７】本発明によるＥＳＤ保護回路のレイアウト図で
ある。
【図８】図（ａ）乃至図（ｈ）は本発明の第３実施例に
よるそれぞれのＥＳＤ保護回路図である。
【図９】図（ａ）乃至図（ｈ）は本発明の第４実施例に
よるそれぞれのＥＳＤ保護回路図である。
【図１０】本発明の実施例によるＥＳＤ保護回路素子を
説明するための素子の断面図である。
【図１１】本発明の実施例によるＥＳＤ保護回路素子を
説明するための素子の断面図である。
【図１２】本発明の実施例によるＥＳＤ保護回路素子を
説明するための素子の断面図である。
【図１３】本発明の実施例によるＥＳＤ保護回路素子を
説明するための素子の断面図である。
【図１４】本発明の実施例によるＥＳＤ保護回路素子を
説明するための素子の断面図である。
【図１５】本発明の実施例によるＥＳＤ保護回路素子を
説明するための素子の断面図である。
【図１６】本発明の実施例によるＥＳＤ保護回路素子を
説明するための素子の断面図である。
【図１７】本発明の実施例によるＥＳＤ保護回路素子を
説明するための素子の断面図であ。
【図１８】本発明の実施例によるＥＳＤ保護回路素子を
説明するための素子の断面図である。
【図１９】本発明の実施例によるＥＳＤ保護回路素子を
説明するための素子の断面図である。
【図２０】本発明の実施例によるＥＳＤ保護回路素子を
説明するための素子の断面図である。
【図２１】本発明の実施例によるＥＳＤ保護回路素子を
説明するための素子の断面図である。
【符号の説明】
１ ゲート電極 ２ 素子分離領域 ３ ｎウェル ４ メタルコンタクト ５ メタル ６ ｎウェルガードリング Ａ ＮＭＯＳトランジスタ Ｂ ＰＭＯＳトランジスタ １０、３０、５０、７０、９０ ｐ型半導体基板 １１、５１ ｐウェル ３１、７１、９１ 第１のｎウェル １２、３２、５２、７２、９２ 第１のゲート １３、３３、５３、７３、９３ 第１のソース １４、３４、５４、７４、９４ 第１のドレーン １５、３５、５５、７５、９５ ｐ+ピックアップ １６、３６ ｎウェルガードリング １７、３７ ｎ+拡散層 １６、３６ ｎウェルガードリング １７、３７ ｎ+拡散層 ３９、７９、９９ ｒウェル ２１、６１ ｎウェル ４１、８１、１０１ 第２のｎウェル ２２、４２、６２、８２、１０２ 第２のゲート ２３、４３、６３、８３、１０３ 第２のソース ２４、４４、６４、８４、１０４ 第２のドレーン ２５、４５、６５、８５、１０５ ｎ+ピックアップ ６６、８６、１０６ ｐ+ガードリング

Claims (47)

    【特許請求の範囲】
  1. 【請求項１】 ＰＭＯＳトランジスタとＮＭＯＳトラン
    ジスタが静電保護回路として用いられるデータ出力ドラ
    イバを有する静電保護回路を備える半導体装置におい
    て、 前記ＮＭＯＳトランジスタの周囲にｎウェルガードリン
    グが備えられ、前記ｎウェルガードリングと前記ＰＭＯ
    Ｓトランジスタのｎウェルがストラップされる静電保護
    回路を備える半導体装置。
  2. 【請求項２】 前記ｎウェルガードリングはｎ+拡散層
    で形成されることを特徴とする請求項１記載の静電保護
    回路を備える半導体装置。
  3. 【請求項３】 前記ＰＭＯＳトランジスタの周囲にｐ+
    ガードリングが形成され、前記ｐ+ガードリングと前記
    ＮＭＯＳトランジスタのｐ+ピックアップがストラップ
    されることを特徴とする請求項１記載の静電保護回路を
    備える半導体装置。
  4. 【請求項４】 前記ＮＭＯＳフィールドトランジスタは
    トリプルウェル構造の場合にＲＭＯＳフィールドトラン
    ジスタで形成されることを特徴とする請求項１記載の静
    電保護回路を備える半導体装置。
  5. 【請求項５】 前記ｎウェルガードリングと前記ＰＭＯ
    Ｓトランジスタのｎウェルはメタルでストラップされる
    ことを特徴とする請求項１記載の静電保護回路を備える
    半導体装置。
  6. 【請求項６】 前記メタルは多結晶シリコン及びポリサ
    イドとして用いられるか、或いは前記多結晶シリコン及
    びポリサイドをバッファとして使用した後でメタルとし
    て用いられることを特徴とする請求項５記載の静電保護
    回路を備える半導体装置。
  7. 【請求項７】 ＰＭＯＳフィールドトランジスタとＮＭ
    ＯＳフィールドトランジスタが入力静電保護回路として
    用いられる静電保護回路を備える半導体装置において、 前記ＮＭＯＳフィールドトランジスタの周囲にｎウェル
    ガードリングが形成され、前記ｎウェルガードリングと
    前記ＰＭＯＳフィールドトランジスタのｎウェルがスト
    ラップされることを特徴とするＥＳＤ素子を備える半導
    体装置。
  8. 【請求項８】 前記入力静電保護回路を使用する半導体
    装置において接地線のゲートダイオードトランジスタ
    と、電源線のゲートダイオードトランジスタと、入力パ
    ッドの抵抗との郡の中から一つ或いはそれらの組合で構
    成されることを特徴とする請求項７記載の静電保護回路
    を備える半導体装置。
  9. 【請求項９】 前記ＮＭＯＳフィールドトランジスタは
    トリプルウェル構造の場合にＲＭＯＳフィールドトラン
    ジスタで形成されることを特徴とする請求項７記載の静
    電保護回路を備える半導体装置。
  10. 【請求項１０】 前記ｎウェルガードリングはｎ+拡散
    層で形成されることを特徴とする請求項７記載の静電保
    護回路を備える半導体装置。
  11. 【請求項１１】 前記ｎウェルガードリングと前記ＰＭ
    ＯＳトランジスタのｎウェルはメタルストラップされる
    ことを特徴とする請求項７記載の静電保護回路を備える
    半導体装置。
  12. 【請求項１２】 前記メタルは多結晶シリコン及びポリ
    サイドとして用いられるか、或いは前記多結晶シリコン
    及びポリサイドをバッファとして使用した後でメタルと
    して用いられることを特徴とする請求項１１記載の静電
    保護回路を備える半導体装置。
  13. 【請求項１３】 ＰＭＯＳフィールドトランジスタとＮ
    ＭＯＳフィールドトランジスタを入力静電保護回路とし
    て用いる半導体装置において、 前記ＰＭＯＳフィールドトランジスタの周囲にｐ+ガー
    ドリングを形成して前記ｐ+ガードリングと前記ＮＭＯ
    Ｓフィールドトランジスタのｐ+ピックアップをストラ
    ップすることを特徴とする静電保護回路を備える半導体
    装置。
  14. 【請求項１４】 前記入力静電保護回路を使用する半導
    体装置において接地線のゲートダイオードトランジスタ
    と、電源線のゲートダイオードトランジスタと、入力パ
    ッドの抵抗との群れの中から一つ或いはそれらの組合で
    構成されることを特徴とする請求項１３記載の静電保護
    回路を備える半導体装置。
  15. 【請求項１５】 ｐ型半導体基板に形成されたｐウェル
    及びｎウェルと、 前記ｐウェルに第１のゲート電極、第１のソース、第１
    のドレーン及びｐ+ピックアップを形成してなるＮＭＯ
    Ｓトランジスタと、 前記ｎウェルに第２のゲート電極、第２のソース、第２
    のドレーン及びｎ+ピックアップを形成してなるＰＭＯ
    Ｓトランジスタと、 前記ｐウェルの周辺に沿って形成されたｎウェルガード
    リングと、 前記第１のドレーン及び前記第２のソースに連結された
    入出力パッドと、 前記第１のソース及び前記ｐ+ピックアップに連結され
    た接地電圧と、 前記接地電圧がポジティブのモードで、前記ＰＭＯＳト
    ランジスタ側にＰＮＰＮパスが形成されるように前記ｎ
    ウェルガードリングと前記ｎ+ピックアップをメタルス
    トラップし、ストラップされた前記ｎウェルガードリン
    グと前記ｎ+ピックアップとともに前記第２のドレーン
    に連結された電源電圧とを含んで構成されたことを特徴
    とする静電保護回路を備える半導体装置。
  16. 【請求項１６】 前記ＮＭＯＳトランジスタはプルダウ
    ンＮＭＯＳトランジスタであり、前記ＰＭＯＳトランジ
    スタはプルアップＰＭＯＳトランジスタであることを特
    徴とする請求項１５記載の静電保護回路を備える半導体
    装置。
  17. 【請求項１７】 前記ＮＭＯＳトランジスタはＮＭＯＳ
    フィールドトランジスタであり、前記ＰＭＯＳトランジ
    スタはＰＭＯＳフィールドトランジスタであることを特
    徴とする請求項１５記載の静電保護回路を備える半導体
    装置。
  18. 【請求項１８】 前記ｎウェルガードリングはメタルス
    トラッピングをするためのｎ+拡散層が形成されること
    を特徴とする請求項１５記載の静電保護回路を備える半
    導体装置。
  19. 【請求項１９】 前記ｎウェルガードリングは前記ｎウ
    ェル形成工程時に形成することを特徴とする請求項１５
    記載の静電保護回路を備える半導体装置。
  20. 【請求項２０】 前記ｎウェルガードリングは前記ｎウ
    ェル形成工程と別途の工程でｎ+型不純物を注入して形
    成することを特徴とする請求項１５記載の静電保護回路
    を備える半導体装置。
  21. 【請求項２１】 前記ｎウェルガードリングは前記ｐウ
    ェルと前記ｎウェルが連結されるように形成されたこと
    を特徴とする請求項１５記載の静電保護回路を備える半
    導体装置。
  22. 【請求項２２】 前記ｎウェルガードリングは前記ｎウ
    ェルと分離されるように形成されたことを特徴とする請
    求項１５記載の静電保護回路を備える半導体装置。
  23. 【請求項２３】 ｐ型半導体基板に形成されたｒウェ
    ル、第１のｎウェル及び第２のｎウェルと、 前記第１のウェルに形成される前記ｒウェルに第１のゲ
    ート電極、第１のソース、第１のドレーン及びｐ+ピッ
    クアップを形成してなるＮＭＯＳトランジスタと、 前記第２のｎウェルに第２のゲート電極、第２のソー
    ス、第２のドレーン及びｎ+ピックアップを形成してな
    るＰＭＯＳトランジスタと、 前記ｒウェルの周辺に沿って形成されたｎウェルガード
    リングと、 前記第１のドレーン及び前記第２のソースに連結された
    入出力パッドと、 前記第１のソース及び前記ｐ+ピックアップに連結され
    た接地電圧と、 前記接地電圧がポジティブのモードで、前記ＰＭＯＳト
    ランジスタ側にＰＮＰＮパスが形成されるように前記ｎ
    ウェルガードリングと前記ｎ+ピックアップをメタルス
    トラップし、ストラップされた前記ｎウェルガードリン
    グと前記ｎ+ピックアップとともに前記第２のドレーン
    に連結された電源電圧とを含んで構成されることを特徴
    とする静電保護回路を備える半導体装置。
  24. 【請求項２４】 前記ＮＭＯＳトランジスタはプルダウ
    ンＮＭＯＳトランジスタであり、前記ＰＭＯＳトランジ
    スタはプルアップＰＭＯＳトランジスタであうことを特
    徴とする請求項２３記載の静電保護回路を備える半導体
    装置。
  25. 【請求項２５】 前記ＮＭＯＳトランジスタはＮＭＯＳ
    フィールドトランジスタであり、前記ＰＭＯＳトランジ
    スタはＰＭＯＳフィールドトランジスタであることを特
    徴とする請求項２３記載の静電保護回路を備える半導体
    装置。
  26. 【請求項２６】 前記ｎウェルガードリングはメタルス
    トラッピングをするためのｎ+拡散層が形成されること
    を特徴とする請求項２３記載の静電保護回路を備える半
    導体装置。
  27. 【請求項２７】 前記ｎウェルガードリング及び第１の
    ｎウェルは前記第２のｎウェル形成工程時に形成するこ
    とを特徴とする請求項２３記載の静電保護回路を備える
    半導体装置。
  28. 【請求項２８】 前記ｎウェルガードリングは前記第２
    のｎウェル形成工程と別途の工程でｎ+型不純物を注入
    して形成することを特徴とする請求項２３記載の静電保
    護回路を備える半導体装置。
  29. 【請求項２９】 前記ｎウェルガードリングは前記第１
    のｎウェル／前記ｒウェルと前記第２のｎウェルが連結
    されるように形成されたことを特徴とする請求項２３記
    載の静電保護回路を備える半導体装置。
  30. 【請求項３０】 前記ｎウェルガードリングは前記第２
    のｎウェルと分離されるように形成されたことを特徴と
    する請求項２３記載の静電保護回路を備える半導体装
    置。
  31. 【請求項３１】 ｐ型半導体基板に形成されたｐウェル
    及びｎウェルと、 前記ｐウェルに第１のゲート電極、第１のソース、第１
    のドレーン及びｐ+ピックアップを形成してなるＮＭＯ
    Ｓトランジスタと、 前記ｎウェルに第２のゲート電極、第２のソース、第２
    のドレーン及びｎ+ピックアップを形成してなるＰＭＯ
    Ｓトランジスタと、 前記ｎウェルの周辺に沿って形成されたｐ+ガードリン
    グと、 前記第１のドレーン及び前記第２のソースに連結された
    入出力パッドと、 前記第２のドレーン及び前記ｎ+ピックアップに連結さ
    れた電源電圧と、 接地電圧がポジティブのモードで、前記ＰＭＯＳトラン
    ジスタ側にＰＮＰＮパスが形成されるように前記ｐ+ガ
    ードリングと前記ｐ+ピックアップをメタルストラップ
    し、ストラップされた前記ｐ+ガードリングと前記ｐ+ピ
    ックアップとともに前記第１のソースに連結された接地
    電圧とを含んでなることを特徴とする静電保護回路を備
    える半導体装置。
  32. 【請求項３２】 前記ＮＭＯＳトランジスタはプルダウ
    ンＮＭＯＳトランジスタであり、前記ＰＭＯＳトランジ
    スタはプルアップＰＭＯＳトランジスタであることを特
    徴とする請求項３１記載の静電保護回路を備える半導体
    装置。
  33. 【請求項３３】 前記ＮＭＯＳトランジスタはＮＭＯＳ
    フィールドトランジスタであり、前記ＰＭＯＳトランジ
    スタはＰＭＯＳフィールドトランジスタであることを特
    徴とする請求項３１記載の静電保護回路を備える半導体
    装置。
  34. 【請求項３４】 前記ｐ+ガードリングは前記ｐウェル
    と前記ｎウェルが連結されるように形成されたことを特
    徴とする請求項３１記載の静電保護回路を備える半導体
    装置。
  35. 【請求項３５】 前記ｐ+ガードリングは前記ｐウェル
    と分離されるように形成されたことを特徴とする請求項
    ３１記載の静電保護回路を備える半導体装置。
  36. 【請求項３６】 ｐ型半導体基板に形成されたｒウェ
    ル、第１のｎウェル及び第２のｎウェルと、 前記第１のｎウェルに形成される前記ｒウェルに第１の
    ゲート電極、第１のソース、第１のドレーン及びｐ+ピ
    ックアップを形成してなるＮＭＯＳトランジスタと、 前記第２のｎウェルに第２のゲート電極、第２のソー
    ス、第２のドレーン及びｎ+ピックアップを形成してな
    るＰＭＯＳトランジスタと、 前記第２のｎウェルの周辺に沿って形成されたｐ+ガー
    ドリングと、 前記第１のドレーン及び前記第２のソースに連結された
    入出力パッドと、 前記第２のドレーン及び前記ｎ+ピックアップに連結さ
    れた電源電圧と、 接地電圧がポジティブのモードで、前記ＰＭＯＳトラン
    ジスタ側にＰＮＰＮパスが形成されるように前記ｐ+ガ
    ードリングと前記ｐ+ピックアップをメタルストラップ
    し、ストラップされた前記ｐ+ガードリングと前記ｐ+ピ
    ックアップとともに前記第１のソースに連結された接地
    電圧とを含んで構成されたことを特徴とする静電保護回
    路を備える半導体装置。
  37. 【請求項３７】 前記ＮＭＯＳトランジスタはプルダウ
    ンＮＭＯＳトランジスタであり、前記ＰＭＯＳトランジ
    スタはプルアップＰＭＯＳトランジスタであることを特
    徴とする請求項３６記載の静電保護回路を備える半導体
    装置。
  38. 【請求項３８】 前記ＮＭＯＳトランジスタはＮＭＯＳ
    フィールドトランジスタであり、前記ＰＭＯＳトランジ
    スタはＰＭＯＳフィールドトランジスタであることを特
    徴とする請求項３６記載の静電保護回路を備える半導体
    装置。
  39. 【請求項３９】 前記ｐ+ガードリングは前記第１のｎ
    ウェル／前記ｒウェルと前記第２のｎウェルが連結さ
    れ、前記ｐ型基板と連結されるように形成されたことを
    特徴とする請求項３６記載の静電保護回路を備える半導
    体装置。
  40. 【請求項４０】 前記ｐ+ガードリングは前記第１のｎ
    ウェル及び前記ｒウェルと分離され、前記ｐ型基板と連
    結されるように形成されたことを特徴とする請求項３６
    記載の静電保護回路を備える半導体装置。
  41. 【請求項４１】 前記ｐ+ガードリングは前記ｒウェル
    と前記第２のｎウェルが連結され、前記第１のｎウェル
    により前記ｐ型基板と分離されるように形成されたこと
    を特徴とする請求項３６記載の静電保護回路を備える半
    導体装置。
  42. 【請求項４２】 前記ｐ+ガードリングは前記ｒウェル
    と分離され、前記第１のｎウェルによって前記ｐ型基板
    と分離されるように形成されたことを特徴とする請求項
    ３６記載の静電保護回路を備える半導体装置。
  43. 【請求項４３】 ｐ型半導体基板に形成されたｒウェ
    ル、第１のｎウェル及び第２のｎウェルと、 前記第１のｎウェルに形成される前記ｒウェルに第１の
    ゲート電極、第１のソース、第１のドレーン及びｐ+ピ
    ックアップを形成してなるＮＭＯＳトランジスタと、 前記第２のｎウェルに第２のゲート電極、第２のソー
    ス、第２のドレーン及びｎ+ピックアップを形成してな
    るＰＭＯＳトランジスタと、 前記第２のｎウェルの周辺に沿って形成され、前記第１
    のｎウェルによって前記ｐ型基板と分離されたｐ+ガー
    ドリングと、 前記第１のドレーン及び前記第２のソースに連結された
    入出力パッドと、 前記第１のソースに連結された接地電圧と、 前記接地電圧がポジティブのモードで、前記ＰＭＯＳト
    ランジスタ側にＰＮＰＮパスが形成されるように前記ｐ
    +ガードリングと前記ｐ+ピックアップをメタルストラッ
    プし、ストラップされた前記ｐ+ガードリグと前記ｐ+ピ
    ックアップとともに第２のドレーン及び前記ｎ+ピック
    アップに連結された電源電圧とを含んで構成されたこと
    を特徴とする静電保護回路を備える半導体装置。
  44. 【請求項４４】 前記ＮＭＯＳトランジスタはプルダウ
    ンＮＭＯＳトランジスタであり、前記ＰＭＯＳトランジ
    スタはプルアップＰＭＯＳトランジスタであることを特
    徴とする請求項４３記載の静電保護回路を備える半導体
    装置。
  45. 【請求項４５】 前記ＮＭＯＳトランジスタはＮＭＯＳ
    フィールドトランジスタであり、前記ＰＭＯＳトランジ
    スタはＰＭＯＳフィールドトランジスタであることを特
    徴とする請求項４３記載の静電保護回路を備える半導体
    装置。
  46. 【請求項４６】 前記ｐ+ガードリングは前記ｒウェル
    と前記第２のｎウェルが連結されるように形成されたこ
    とを特徴とする請求項４３記載の静電保護回路を備える
    半導体装置。
  47. 【請求項４７】 前記ｐ+ガードリングは前記ｒウェル
    と分離されるように形成されたことを特徴とする請求項
    ４３記載の静電保護回路を備える半導体装置。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003031668A (ja) * 2001-07-13 2003-01-31 Hitachi Ltd 半導体装置
US6657264B2 (en) * 2001-03-12 2003-12-02 Samsung Electronics Co., Ltd Layout method of latch-up prevention circuit of a semiconductor device
US6815776B2 (en) 2000-12-30 2004-11-09 Hynix Semiconductor Inc. Multi-finger type electrostatic discharge protection circuit
JP2004336042A (ja) * 2003-05-02 2004-11-25 Samsung Electronics Co Ltd ラッチアップによる電流の流れを防止できる半導体装置
KR20110030406A (ko) * 2009-09-17 2011-03-23 세이코 인스트루 가부시키가이샤 정전기 보호용 반도체 장치
JP2013033917A (ja) * 2011-07-05 2013-02-14 Denso Corp 半導体装置
JP2015216410A (ja) * 2015-09-04 2015-12-03 セイコーエプソン株式会社 半導体装置
CN112670283A (zh) * 2019-10-15 2021-04-16 南亚科技股份有限公司 晶片外驱动器结构
TWI728090B (zh) * 2017-04-06 2021-05-21 聯華電子股份有限公司 半導體結構

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19936636A1 (de) * 1999-08-04 2001-02-15 Siemens Ag Schutzstruktur für eine integrierte Halbleiterschaltung zum Schutz vor elektrostatischer Entladung
US7012330B1 (en) * 1999-08-12 2006-03-14 Rambus Inc. Integrated circuit device having I/O structures with reduced input loss
KR100661671B1 (ko) * 1999-12-28 2006-12-26 주식회사 하이닉스반도체 플래쉬 메모리 소자의 정전기 방전 보호 회로
JP2002033397A (ja) * 2000-07-18 2002-01-31 Mitsubishi Electric Corp 半導体装置
US6509617B2 (en) * 2000-08-23 2003-01-21 Rohm Co., Ltd. Semiconductor device and fabrication method thereof
US6815775B2 (en) * 2001-02-02 2004-11-09 Industrial Technology Research Institute ESD protection design with turn-on restraining method and structures
KR100369361B1 (ko) * 2001-03-30 2003-01-30 주식회사 하이닉스반도체 실리사이드 정전방전보호 트랜지스터를 갖는 집적회로
US6573568B2 (en) * 2001-06-01 2003-06-03 Winbond Electronics Corp. ESD protection devices and methods for reducing trigger voltage
CN1244152C (zh) * 2001-11-16 2006-03-01 松下电器产业株式会社 半导体装置
TW519748B (en) * 2001-12-26 2003-02-01 Faraday Tech Corp Semiconductor device with substrate-triggered ESD protection
US7179691B1 (en) * 2002-07-29 2007-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for four direction low capacitance ESD protection
US6891207B2 (en) * 2003-01-09 2005-05-10 International Business Machines Corporation Electrostatic discharge protection networks for triple well semiconductor devices
US7005939B2 (en) * 2003-02-07 2006-02-28 Rambus Inc. Input/output circuit with on-chip inductor to reduce parasitic capacitance
JP4387119B2 (ja) * 2003-03-27 2009-12-16 三菱電機株式会社 半導体装置
KR100532463B1 (ko) * 2003-08-27 2005-12-01 삼성전자주식회사 정전기 보호 소자와 파워 클램프로 구성된 입출력 정전기방전 보호 셀을 구비하는 집적 회로 장치
US7582938B2 (en) * 2003-10-01 2009-09-01 Lsi Corporation I/O and power ESD protection circuits by enhancing substrate-bias in deep-submicron CMOS process
US6979869B2 (en) * 2003-10-01 2005-12-27 Lsi Logic Corporation Substrate-biased I/O and power ESD protection circuits in deep-submicron twin-well process
US7138701B2 (en) * 2003-10-02 2006-11-21 International Business Machines Corporation Electrostatic discharge protection networks for triple well semiconductor devices
WO2011143510A1 (en) 2010-05-12 2011-11-17 Lynk Labs, Inc. Led lighting system
US10575376B2 (en) 2004-02-25 2020-02-25 Lynk Labs, Inc. AC light emitting diode and AC LED drive methods and apparatus
US10499465B2 (en) 2004-02-25 2019-12-03 Lynk Labs, Inc. High frequency multi-voltage and multi-brightness LED lighting devices and systems and methods of using same
US6943578B1 (en) 2004-03-31 2005-09-13 International Business Machines Corporation Method and application of PICA (picosecond imaging circuit analysis) for high current pulsed phenomena
JP4207858B2 (ja) 2004-07-05 2009-01-14 セイコーエプソン株式会社 半導体装置、表示装置及び電子機器
JP4800605B2 (ja) * 2004-11-15 2011-10-26 Ｏｋｉセミコンダクタ株式会社 静電破壊保護回路
US7446378B2 (en) * 2004-12-29 2008-11-04 Actel Corporation ESD protection structure for I/O pad subject to both positive and negative voltages
JP2008078361A (ja) * 2006-09-21 2008-04-03 Oki Electric Ind Co Ltd 半導体集積回路装置
KR101043737B1 (ko) * 2007-02-15 2011-06-24 주식회사 하이닉스반도체 정전기 방전 보호 소자
US11317495B2 (en) 2007-10-06 2022-04-26 Lynk Labs, Inc. LED circuits and assemblies
US11297705B2 (en) 2007-10-06 2022-04-05 Lynk Labs, Inc. Multi-voltage and multi-brightness LED lighting devices and methods of using same
JP2009295750A (ja) * 2008-06-04 2009-12-17 Toshiba Corp 半導体装置
US7868387B2 (en) * 2008-06-13 2011-01-11 Analog Devices, Inc. Low leakage protection device
DE102008047850B4 (de) 2008-09-18 2015-08-20 Austriamicrosystems Ag Halbleiterkörper mit einer Schutzstruktur und Verfahren zum Herstellen derselben
US8134813B2 (en) * 2009-01-29 2012-03-13 Xilinx, Inc. Method and apparatus to reduce footprint of ESD protection within an integrated circuit
CN101996996B (zh) * 2009-08-17 2013-01-09 上海宏力半导体制造有限公司 Cmos器件及制造方法
US9520486B2 (en) 2009-11-04 2016-12-13 Analog Devices, Inc. Electrostatic protection device
US8432651B2 (en) 2010-06-09 2013-04-30 Analog Devices, Inc. Apparatus and method for electronic systems reliability
US8665571B2 (en) 2011-05-18 2014-03-04 Analog Devices, Inc. Apparatus and method for integrated circuit protection
KR101086498B1 (ko) 2010-10-27 2011-11-25 주식회사 하이닉스반도체 플라즈마 유발 손상 방지 반도체 장치
US10199482B2 (en) 2010-11-29 2019-02-05 Analog Devices, Inc. Apparatus for electrostatic discharge protection
US8466489B2 (en) 2011-02-04 2013-06-18 Analog Devices, Inc. Apparatus and method for transient electrical overstress protection
US8592860B2 (en) 2011-02-11 2013-11-26 Analog Devices, Inc. Apparatus and method for protection of electronic circuits operating under high stress conditions
TWI548057B (zh) * 2011-04-22 2016-09-01 半導體能源研究所股份有限公司 半導體裝置
US8680620B2 (en) 2011-08-04 2014-03-25 Analog Devices, Inc. Bi-directional blocking voltage protection devices and methods of forming the same
WO2013026053A1 (en) 2011-08-18 2013-02-21 Lynk Labs, Inc. Devices and systems having ac led circuits and methods of driving the same
US9247597B2 (en) 2011-12-02 2016-01-26 Lynk Labs, Inc. Color temperature controlled and low THD LED lighting devices and systems and methods of driving the same
US8947841B2 (en) 2012-02-13 2015-02-03 Analog Devices, Inc. Protection systems for integrated circuits and methods of forming the same
US8829570B2 (en) 2012-03-09 2014-09-09 Analog Devices, Inc. Switching device for heterojunction integrated circuits and methods of forming the same
US8946822B2 (en) 2012-03-19 2015-02-03 Analog Devices, Inc. Apparatus and method for protection of precision mixed-signal electronic circuits
US8610251B1 (en) 2012-06-01 2013-12-17 Analog Devices, Inc. Low voltage protection devices for precision transceivers and methods of forming the same
US8637899B2 (en) 2012-06-08 2014-01-28 Analog Devices, Inc. Method and apparatus for protection and high voltage isolation of low voltage communication interface terminals
US8796729B2 (en) 2012-11-20 2014-08-05 Analog Devices, Inc. Junction-isolated blocking voltage devices with integrated protection structures and methods of forming the same
US9006781B2 (en) 2012-12-19 2015-04-14 Analog Devices, Inc. Devices for monolithic data conversion interface protection and methods of forming the same
US9123540B2 (en) 2013-01-30 2015-09-01 Analog Devices, Inc. Apparatus for high speed signal processing interface
US8860080B2 (en) 2012-12-19 2014-10-14 Analog Devices, Inc. Interface protection device with integrated supply clamp and method of forming the same
US9275991B2 (en) 2013-02-13 2016-03-01 Analog Devices, Inc. Apparatus for transceiver signal isolation and voltage clamp
US9147677B2 (en) 2013-05-16 2015-09-29 Analog Devices Global Dual-tub junction-isolated voltage clamp devices for protecting low voltage circuitry connected between high voltage interface pins and methods of forming the same
US9171832B2 (en) 2013-05-24 2015-10-27 Analog Devices, Inc. Analog switch with high bipolar blocking voltage in low voltage CMOS process
US9484739B2 (en) 2014-09-25 2016-11-01 Analog Devices Global Overvoltage protection device and method
US9478608B2 (en) 2014-11-18 2016-10-25 Analog Devices, Inc. Apparatus and methods for transceiver interface overvoltage clamping
US10068894B2 (en) 2015-01-12 2018-09-04 Analog Devices, Inc. Low leakage bidirectional clamps and methods of forming the same
JP6624912B2 (ja) * 2015-02-05 2019-12-25 エイブリック株式会社 半導体装置
US10181719B2 (en) 2015-03-16 2019-01-15 Analog Devices Global Overvoltage blocking protection device
US9673187B2 (en) 2015-04-07 2017-06-06 Analog Devices, Inc. High speed interface protection apparatus
US9691752B1 (en) * 2016-04-11 2017-06-27 United Microelectronics Corp. Semiconductor device for electrostatic discharge protection and method of forming the same
US9831233B2 (en) 2016-04-29 2017-11-28 Analog Devices Global Apparatuses for communication systems transceiver interfaces
US10734806B2 (en) 2016-07-21 2020-08-04 Analog Devices, Inc. High voltage clamps with transient activation and activation release control
US10249609B2 (en) 2017-08-10 2019-04-02 Analog Devices, Inc. Apparatuses for communication systems transceiver interfaces
US11079077B2 (en) 2017-08-31 2021-08-03 Lynk Labs, Inc. LED lighting system and installation methods
US10700056B2 (en) 2018-09-07 2020-06-30 Analog Devices, Inc. Apparatus for automotive and communication systems transceiver interfaces
US11387648B2 (en) 2019-01-10 2022-07-12 Analog Devices International Unlimited Company Electrical overstress protection with low leakage current for high voltage tolerant high speed interfaces
US11688739B2 (en) * 2021-03-19 2023-06-27 Pixart Imaging Inc. Logic circuit capable of preventing latch-up

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58182861A (ja) 1982-04-21 1983-10-25 Hitachi Ltd 半導体装置
JPS61120459A (ja) 1984-11-16 1986-06-07 Hitachi Ltd 半導体集積回路装置の製造方法
JPS62169456A (ja) 1986-01-22 1987-07-25 Hitachi Ltd 半導体装置
US5159426A (en) * 1988-04-29 1992-10-27 Dallas Semiconductor Corporation Integrated circuit with improved battery protection
JPH02312268A (ja) 1989-05-26 1990-12-27 Fujitsu Ltd 半導体装置
US5436183A (en) 1990-04-17 1995-07-25 National Semiconductor Corporation Electrostatic discharge protection transistor element fabrication process
JPH0444262A (ja) 1990-06-07 1992-02-14 Seiko Instr Inc Ｍｏｓ型集積回路の入力回路
JPH056964A (ja) 1990-10-30 1993-01-14 Hitachi Ltd 半導体集積回路装置
JP3375659B2 (ja) * 1991-03-28 2003-02-10 テキサス インスツルメンツ インコーポレイテツド 静電放電保護回路の形成方法
EP0517391A1 (en) 1991-06-05 1992-12-09 STMicroelectronics, Inc. ESD protection circuit
US5401997A (en) 1992-01-22 1995-03-28 Integrated Device Technology, Inc. ESD protection for poly resistor on oxide
US5336908A (en) 1992-08-26 1994-08-09 Micron Semiconductor, Inc. Input EDS protection circuit
US5218222A (en) 1992-09-16 1993-06-08 Micron Semiconductor, Inc. Output ESD protection circuit
US5450267A (en) 1993-03-31 1995-09-12 Texas Instruments Incorporated ESD/EOS protection circuits for integrated circuits
JPH07106522A (ja) 1993-09-30 1995-04-21 Hitachi Ltd 半導体集積回路
KR0131373B1 (ko) * 1994-06-15 1998-04-15 김주용 반도체 소자의 데이터 출력버퍼
JPH0837284A (ja) 1994-07-21 1996-02-06 Nippondenso Co Ltd 半導体集積回路装置
US5571737A (en) 1994-07-25 1996-11-05 United Microelectronics Corporation Metal oxide semiconductor device integral with an electro-static discharge circuit
US5545909A (en) * 1994-10-19 1996-08-13 Siliconix Incorporated Electrostatic discharge protection device for integrated circuit
US5623156A (en) 1995-09-28 1997-04-22 Cypress Semiconductor Corporation Electrostatic discharge (ESD) protection circuit and structure for output drivers
US5811856A (en) 1995-11-13 1998-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Layout of ESD input-protection circuit
JP2813570B2 (ja) 1996-03-21 1998-10-22 株式会社日立製作所 半導体集積回路装置及びその製造方法
US5721656A (en) 1996-06-10 1998-02-24 Winbond Electronics Corporation Electrostatc discharge protection network
US5686751A (en) 1996-06-28 1997-11-11 Winbond Electronics Corp. Electrostatic discharge protection circuit triggered by capacitive-coupling
US5728612A (en) * 1996-07-19 1998-03-17 Lsi Logic Corporation Method for forming minimum area structures for sub-micron CMOS ESD protection in integrated circuit structures without extra implant and mask steps, and articles formed thereby
TW305071B (en) 1996-08-14 1997-05-11 Winbond Electronics Corp The MOSFET in electro-static discharge protecting circuit
US6008684A (en) * 1996-10-23 1999-12-28 Industrial Technology Research Institute CMOS output buffer with CMOS-controlled lateral SCR devices
US6147538A (en) * 1997-02-05 2000-11-14 Texas Instruments Incorporated CMOS triggered NMOS ESD protection circuit
KR100240872B1 (ko) * 1997-02-17 2000-01-15 윤종용 정전기 방전 보호 회로 및 그것을 구비하는 집적 회로
US5815354A (en) 1997-03-21 1998-09-29 International Business Machines Corporation Receiver input voltage protection circuit
US6097066A (en) * 1997-10-06 2000-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Electro-static discharge protection structure for semiconductor devices
US6091595A (en) * 1998-07-13 2000-07-18 Vantis Corporation Electrostatic discharge (ESD) protection for NMOS pull up transistors of a 5.0 volt compatible output buffer using 2.5 volt process transistors

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815776B2 (en) 2000-12-30 2004-11-09 Hynix Semiconductor Inc. Multi-finger type electrostatic discharge protection circuit
US6657264B2 (en) * 2001-03-12 2003-12-02 Samsung Electronics Co., Ltd Layout method of latch-up prevention circuit of a semiconductor device
JP2003031668A (ja) * 2001-07-13 2003-01-31 Hitachi Ltd 半導体装置
JP2004336042A (ja) * 2003-05-02 2004-11-25 Samsung Electronics Co Ltd ラッチアップによる電流の流れを防止できる半導体装置
CN102024792A (zh) * 2009-09-17 2011-04-20 精工电子有限公司 静电保护用半导体装置
JP2011066246A (ja) * 2009-09-17 2011-03-31 Seiko Instruments Inc 静電気保護用半導体装置
KR20110030406A (ko) * 2009-09-17 2011-03-23 세이코 인스트루 가부시키가이샤 정전기 보호용 반도체 장치
KR101715943B1 (ko) * 2009-09-17 2017-03-13 에스아이아이 세미컨덕터 가부시키가이샤 정전기 보호용 반도체 장치
JP2013033917A (ja) * 2011-07-05 2013-02-14 Denso Corp 半導体装置
JP2015216410A (ja) * 2015-09-04 2015-12-03 セイコーエプソン株式会社 半導体装置
TWI728090B (zh) * 2017-04-06 2021-05-21 聯華電子股份有限公司 半導體結構
CN112670283A (zh) * 2019-10-15 2021-04-16 南亚科技股份有限公司 晶片外驱动器结构
CN112670283B (zh) * 2019-10-15 2024-04-02 南亚科技股份有限公司 晶片外驱动器结构

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