CN101996996B - Cmos器件及制造方法 - Google Patents
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Abstract
一种CMOS器件及制造方法。所述CMOS器件包括：形成于衬底中的PMOS管和NMOS管，NMOS管所在掺杂区底部的衬底中具有深N阱，所述深N阱相对NMOS所在掺杂区底部的面积大于NMOS管所在掺杂区的底部面积；NMOS管所在掺杂区周边为N型掺杂区所包围，其中至少一个N型掺杂区与所述深N阱部分相连，PMOS管所在掺杂区的周边为P型掺杂区所包围。所述CMOS器件避免了其中的寄生PNP管和寄生NPN管构成的寄生硅控整流器出现“闩锁效应”。由于无需通过增加NMOS管和PMOS管间的距离来抑制“闩锁效应”，因此节省了面积。
Description
技术领域
本发明涉及半导体集成电路，特别涉及CMOS器件及制造方法。
背景技术
在CMOS器件功能日趋复杂及尺寸日趋减小的今天，CMOS器件中存在的“闩锁效应”由于会影响器件性能，因而也是设计中需要进行针对性解决的问题。
所谓“闩锁效应”，参照图1a和图1b所示，图1a为CMOS器件的剖面简易示意图，P型衬底Psub中N阱NW中的P型重掺杂区1P+作为PMOS管的源极，所述PMOS管的漏极(图未示)通常接于输入输出焊盘(I/O Pad)上。P阱PW中的N型重掺杂区2N+作为NMOS管的源极，所述NMOS的漏极(图未示)通常接于输入输出焊盘(I/O Pad)上。N型重掺杂区1N+、1P+接于VDD，P型重掺杂区2N+、2P+接于GND。图1b为图1a所示CMOS器件中寄生PNP管和寄生NPN管构成寄生硅控整流器的等效电路示意图。若寄生PNP管的集电极电流由于外部干扰而瞬时增大后，其将率先导通，并进而导致寄生NPN管导通，由此形成的正反馈回路将最终产生并维持电源和地之间的低阻抗路径，即闩锁。
现有对闩锁效应的一种解决方案是将寄生硅控整流器的阳极和阴极的距离拉开，并在其间加入保护环(Guard Ring)。例如，参照图2a和图2b所示，图2a为阳极和阴极距离拉开，且加入保护环后的CMOS器件的剖面简易示意图，P型衬底Psub中N阱1NW中的P型重掺杂区1P+作为PMOS管的源极，所述PMOS管的漏极(图未示)通常接于输入输出焊盘(I/O Pad)上。P阱1PW中的N型重掺杂区2N+作为NMOS管的源极，所述NMOS的漏极(图未示)通常接于输入输出焊盘(I/O Pad)上。N型重掺杂区1N+、1P+接于VDD，P型重掺杂区2N+、2P+接于GND。图2b为图2a所示CMOS器件中寄生PNP管和寄生NPN管构成寄生硅控整流器的等效电路示意图。图2a所示器件中，对NMOS管采用连接到GND的P+保护环(P阱2PW中的P型重掺杂区3P+接GND)，对PMOS管采用连接到VDD的N+保护环(N阱2NW中的N型重掺杂区3N+接VDD)。并且，对于输入输出单元的防静电设计中，漏端与焊垫相连的NMOS管和PMOS管(一般为ESD管或输出缓冲管)间的距离(一般为NMOS管的源极和PMOS管的源极间的距离)a一般在15um以上。通过增加所述NMOS管和PMOS管间的距离以使得寄生PNP管的基区长度变长，增益减小，从一定程度上抑制“闩锁效应”发生。
然而，如现有技术的设计中将NMOS管和PMOS管间的距离增加，将使得静电防护电路的面积增加。对于面积并不宽裕的输入输出单元设计来说，现有技术的这种设计将浪费很大的面积。
发明内容
本发明解决现有技术为避免闩锁效应而使得CMOS器件的面积较大的问题。
为解决上述问题，本发明提供一种CMOS器件，包括：形成于衬底中的PMOS管和NMOS管，其中，NMOS管所在掺杂区底部的衬底中具有深N阱，所述深N阱相对NMOS所在掺杂区底部的面积大于NMOS管所在掺杂区的底部面积；NMOS管所在掺杂区周边为N型掺杂区所包围，其中至少一个N型掺杂区与所述深N阱部分相连，PMOS管所在掺杂区的周边为P型掺杂区所包围。
相应地，本发明还提供一种CMOS器件的制造方法，包括：在衬底中形成PMOS管和NMOS管，其中，在形成NMOS管之前，先在待形成NMOS管的衬底位置形成深N阱，所述NMOS管形成于所述深N阱中；以及，在NMOS管所在掺杂区周边形成N型掺杂区，其中至少一个N型掺杂区与所述深N阱部分相连，在PMOS管所在掺杂区的周边形成P型掺杂区。
与现有技术相比，上述CMOS器件及制造方法具有以下优点：所述CMOS器件中，深N阱与衬底、NMOS管所在掺杂区形成一对阴极相对的寄生二极管，切断了CMOS器件中的寄生PNP管和寄生NPN管间的正反馈通路，从而避免了寄生PNP管和寄生NPN管构成的寄生硅控整流器出现“闩锁效应”。由于无需通过增加NMOS管和PMOS管间的距离来抑制“闩锁效应”，因此节省了面积。
附图说明
图1a是现有技术的一种CMOS器件的剖面简易示意图；
图1b是图1a所示器件中寄生PNP管和寄生NPN管构成寄生硅控整流器的等效电路示意图；
图2a是现有技术的一种改进后的CMOS器件的剖面简易示意图；
图2b是图2a所示器件中寄生PNP管和寄生NPN管构成寄生硅控整流器的等效电路示意图；
图3a为本发明CMOS器件的一种实施例示意图；
图3b为本发明CMOS器件的另一种实施例示意图；
图3c为对应图3b所示CMOS器件中寄生硅控整流器的等效电路示意图；
图4是本发明CMOS器件的制造方法的一种实施例流程图；
图5a至图5g是图4所示制造方法的实施例示意图；
图6是本发明CMOS器件的制造方法的另一种实施例流程图。
具体实施方式
本发明CMOS器件通过在寄生PNP管和NPN管间设置一对阴极相对的二极管，切断了寄生PNP管和NPN管间的正反馈通路，从而避免出现“闩锁效应”。
以下将通过一些具体的实例对本发明CMOS器件的结构及其制造方法进行详细说明。
图3a为本发明CMOS器件的一种实施例示意图。图3b为本发明CMOS器件的另一种实施例示意图。图3c为为对应图3b所示CMOS器件中寄生硅控整流器的等效电路示意图。
参照图3a所示，所述CMOS器件包括：P型衬底Psub；P型衬底中依次间隔的N阱1NW、2NW、NW及P阱1PW、2PW；N阱1NW中的N型重掺杂区1N+以及P型重掺杂区1P+；P阱1PW底部的P型衬底中的深N阱DNW，所述深N阱DNW相对所述P阱1PW底部的面积大于所述P阱1PW底部的面积；P阱1PW中的N型重掺杂区2N+以及P型重掺杂区2P+；N阱2NW中的N型重掺杂区3N+；P阱2PW中的P型重掺杂区3P+。
其中，N阱1NW中的P型重掺杂区1P+作为PMOS管的源极，所述PMOS管的漏极(图未示)通常接于输入输出焊盘(I/O Pad)上。P阱1PW中的N型重掺杂区2N+作为NMOS管的源极，所述NMOS的漏极(图未示)通常接于输入输出焊盘(I/O Pad)上。
N型重掺杂区1N+以及P型重掺杂区1P+接于VDD，N型重掺杂区3N+接于VDD，N型重掺杂区2N+以及P型重掺杂区2P+接于GND。
图3b所示的CMOS器件与图3a所示的CMOS器件的区别在于，P型重掺杂区3P+也接于GND。
以下结合图3b和图3c进一步分析，图3b所示CMOS器件中的寄生硅控整流器包括：N阱1NW中的P型重掺杂区1P+、N阱1NW以及P型衬底Psub构成的纵向寄生PNP管Q1；N阱1NW中的P型重掺杂区1P+、N阱1NW以及P阱2PW构成的横向寄生PNP管Q2；N阱2NW中的N型重掺杂区3N+、P阱1PW以及P阱1PW中的N型重掺杂区2N+构成的横向寄生NPN管Q3；
以及，寄生PNP管Q1与寄生NPN管Q3的基区间的多个二极管，分别是：P型衬底Psub与N阱1NW构成的二极管D1；P型衬底Psub与深N阱DNW构成的二极管D2；P阱1PW与深N阱DNW构成的二极管D3，二极管D3与二极管D2阴极相对；P阱1PW以及P阱1PW中的N型重掺杂区2N+构成的二极管D4。
此外，R2NW、R1NW、RDNW、R1PW、RPsub、R2PW分别表示所述硅控整流器路经N阱2NW、N阱1NW、深N阱DNW、P阱1PW、P型衬底Psub、P阱2PW时的电阻。
N型重掺杂区1N+以及P型重掺杂区1P+作为寄生硅控整流器的阳极，N型重掺杂区2N+以及P型重掺杂区2P+作为寄生硅控整流器的阴极。
所述CMOS器件的寄生硅控整流器中，二极管D2和二极管D3阴极相对，基于二极管单向导通的原理，寄生PNP管Q1和寄生NPN管Q3间的正反馈通路就被切断。因此，即使寄生PNP管Q1由于外部干扰使得其集电极电流瞬时增大而导通，由于寄生PNP管Q1和寄生NPN管Q3间的正反馈通路已被切断，前述的“闩锁效应”也不会发生。
并且，由于已经由二极管D2和二极管D3阴极相对的设计避免了“闩锁效应”，也无需采用前述现有技术的手段，将PMOS管和NMOS管间的距离增加以抑制“闩锁效应”。因此，节省了整个CMOS器件的面积。
图4为本发明CMOS器件的制造方法的一种实施例流程图。参照图4所示，所述CMOS器件的制造过程包括：步骤s1，在P型衬底中形成深N阱；步骤s2，在P型衬底中的深N阱两侧各形成一个深度较浅且与所述深N阱部分相连的N型轻掺杂区，以及在P型衬底的其他位置形成多个N型轻掺杂区；步骤s3，在所述深N阱中以及在其他N型掺杂区间的P型衬底中形成多个P型轻掺杂区；步骤s4，在所述P型衬底的其他位置的其中一个N型轻掺杂区中以及深N阱中的P型轻掺杂区表面形成栅极结构；步骤s5，在栅极结构两侧的N型轻掺杂区中形成P型重掺杂区作为PMOS管的源区和漏区，在其他N型掺杂区间的P型轻掺杂区中以及深N阱中的P型轻掺杂区中形成P型重掺杂区；步骤s6，在栅极结构两侧的P型轻掺杂区中形成N型重掺杂区作为NMOS管的源区和漏区，在其他N型掺杂区中以及深N阱中的P型轻掺杂区中形成N型重掺杂区；步骤s7，将PMOS管的源区接于VDD，将NMOS管的源区接于GND，将与深N阱部分相连的其中一个N型轻掺杂区中的N型重掺杂区接于VDD，将其他N型掺杂区间的P型轻掺杂区接于GND。
以下结合图4所示流程图及具体的工艺实例示意图对制造CMOS器件的过程进一步说明。
结合图4和图5a所示，首先，在P型衬底100中通过n型离子注入形成深N阱101。
结合图4和图5b所示，接着，在所述深N阱101的两侧以及P型衬底100的其他位置再次进行n型离子注入，本次n型离子注入的能量相对于第一次较少，因而形成深度较浅的N阱102～104。
结合图4和图5c所示，分别在所述深N阱101中，以及在N阱103和104之间的P型衬底100中进行p型离子注入，形成P阱105～106。
结合图4和图5d所示，分别在N阱104以及P阱105表面形成栅极结构107、108，所述栅极结构107和108一般包括栅氧化层(图未示)及栅氧化层上的栅电极(图未示)。
结合图4和图5e所示，分别在栅极结构107两侧的N阱104中、P阱106中以及P阱105中进行p型离子注入形成P型重掺杂区109～112。
结合图4和图5f所示，分别在N阱103、104中、栅极结构108两侧的P阱105中进行n型离子注入形成N型重掺杂区113～116。
结合图4和图5g所示，将N阱104中的P型重掺杂区109、N型重掺杂区113共同连接于VDD，将N阱103中的N型重掺杂区116接于VDD，将P阱106中的P型重掺杂区112接于GND，将P阱105中的P型重掺杂区111、N型重掺杂区115共同接于GND。
至此，所形成的CMOS器件结构中的寄生硅控整流器可参照图3c所示的等效电路示意图。
图6为本发明CMOS器件的制造方法的另一种实施例流程图。参照图6所示，所述CMOS器件的制造过程包括：步骤s10，在P型衬底中形成多个N型轻掺杂区；步骤s20，在其中两个N型轻掺杂区间的P型衬底中形成深N阱，所述深N阱的范围扩散至所述两个N型轻掺杂区的部分底部；步骤s30，在所述深N阱中以及在其他N型掺杂区间的P型衬底中形成多个P型轻掺杂区；步骤s40，在所述P型衬底的其他位置的其中一个N型轻掺杂区中以及深N阱中的P型轻掺杂区中形成栅极结构；步骤s50，在栅极结构两侧的N型轻掺杂区中形成P型重掺杂区作为PMOS管的源区和漏区，在其他N型掺杂区间的P型轻掺杂区中以及深N阱中的P型轻掺杂区中形成P型重掺杂区；步骤s60，在栅极结构两侧的P型轻掺杂区中形成N型重掺杂区作为NMOS管的源区和漏区，在其他N型掺杂区中以及深N阱中的P型轻掺杂区中形成N型重掺杂区；步骤s70，将PMOS管的源区接于VDD，将NMOS管的源区接于GND，将与深N阱部分相连的其中一个N型轻掺杂区中的N型重掺杂区接于VDD，将其他N型掺杂区间的P型轻掺杂区接于GND。
图6所示CMOS器件制造方法的实施例与图5所示CMOS器件的制造方法的实施例的区别在于形成深N阱和其他N型轻掺杂区的顺序不同。此处就不再对整个制造过程重复说明了。
此外，上述两个CMOS器件的制造方法实施例中，形成P型重掺杂区和N型重掺杂区的顺序也可交换。
综上所述，本发明CMOS器件中，深N阱与衬底、NMOS管所在掺杂区形成一对阴极相对的寄生二极管，切断了CMOS器件中的寄生PNP管和寄生NPN管间的正反馈通路，从而避免了寄生PNP管和寄生NPN管构成的寄生硅控整流器出现“闩锁效应”。由于无需通过增加NMOS管和PMOS管间的距离来抑制“闩锁效应”，因此节省了面积。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种CMOS器件，包括：形成于衬底中的PMOS管和NMOS管，其特征在于，
NMOS管所在掺杂区底部的衬底中具有深N阱，所述深N阱相对NMOS所在掺杂区底部的面积大于NMOS管所在掺杂区的底部面积；
所述NMOS管所在掺杂区为P阱，所述深N阱位于所述P阱的下方；
NMOS管所在掺杂区周边为N型掺杂区所包围，其中至少一个N型掺杂区与所述深N阱部分相连，PMOS管所在掺杂区的周边为P型掺杂区所包围；
所述PMOS管所在掺杂区为N阱；
所述衬底为P型衬底，所述P型衬底与所述深N阱、所述P阱与深N阱构成一对阴极相对的二极管；
所述阴极相对的二极管切断所述PMOS管的源极、所述N阱和所述P型衬底构成的寄生PNP管和所述N型掺杂区、所述P阱和所述NMOS管的源极构成的寄生NPN管间的正反馈通路。
2.如权利要求1所述的CMOS器件，其特征在于，所述PMOS管的源区接于VDD，所述NMOS管的源区接于GND，所述与深N阱部分相连的N型掺杂区接于VDD。
3.如权利要求2所述的CMOS器件，其特征在于，所述与深N阱部分相连的N型掺杂区为轻掺杂区，所述N型轻掺杂区中具有N型重掺杂区，所述N型重掺杂区接于VDD。
4.如权利要求2所述的CMOS器件，其特征在于，PMOS管所在掺杂区周边的P型掺杂区接于GND。
5.如权利要求4所述的CMOS器件，其特征在于，所述P型掺杂区为轻掺杂区，所述P型轻掺杂区中具有P型重掺杂区，所述P型重掺杂区接于GND。
6.一种CMOS器件的制造方法，包括：在衬底中形成PMOS管和NMOS管，其特征在于，
在形成NMOS管之前，先在待形成NMOS管的衬底位置形成深N阱，所述NMOS管形成于所述深N阱中；所述衬底为P型衬底；
以及，在NMOS管所在掺杂区周边形成N型掺杂区，其中至少一个N型掺杂区与所述深N阱部分相连，在PMOS管所在掺杂区的周边形成P型掺杂区；
所述NMOS管所在掺杂区为P阱，所述P阱位于所述深N阱的上方，所述PMOS管的掺杂区为N阱，使所述P型衬底与所述深N阱、所述P阱与深N阱构成一对阴极相对的二极管，以切断所述PMOS管的源极、所述N阱和所述P型衬底构成的寄生PNP管和所述N型掺杂区、所述P阱和所述NMOS管的源极构成的寄生NPN管间的正反馈通路。
7.如权利要求6所述的CMOS器件的制造方法，其特征在于，在衬底中形成PMOS管、NMOS管以及深N阱包括：
在P型衬底中形成深N阱；
在P型衬底中的深N阱两侧各形成一个深度较浅且与所述深N阱部分相连的N型轻掺杂区，以及在P型衬底的其他位置形成多个N型轻掺杂区；
在所述深N阱中以及在其他N型掺杂区间的P型衬底中形成多个P型轻掺杂区；
在所述P型衬底的其他位置的其中一个N型轻掺杂区中以及深N阱中的P型轻掺杂区中形成栅极结构；
在栅极结构两侧的N型轻掺杂区中形成P型重掺杂区作为PMOS管的源区和漏区，在栅极结构两侧的P型轻掺杂区中形成N型重掺杂区作为NMOS管的源区和漏区，在与深N阱部分相连的其中一个N型轻掺杂区中形成N型重掺杂区。
8.如权利要求6所述的CMOS器件的制造方法，其特征在于，在衬底中形成PMOS管、NMOS管以及深N阱包括：
在P型衬底中形成多个N型轻掺杂区；
在其中两个N型轻掺杂区间的P型衬底中形成深N阱，所述深N阱的范围扩散至所述两个N型轻掺杂区的部分底部；
在所述深N阱中以及在其他N型轻掺杂区间的P型衬底中形成多个P型轻掺杂区；
在所述P型衬底的其他位置的其中一个N型轻掺杂区中以及深N阱中的P型轻掺杂区中形成栅极结构；
在栅极结构两侧的N型轻掺杂区中形成P型重掺杂区作为PMOS管的源区和漏区，在栅极结构两侧的P型轻掺杂区中形成N型重掺杂区作为NMOS管的源区和漏区，在与深N阱部分相连的其中一个N型轻掺杂区中形成N型重掺杂区。
9.如权利要求7或8所述的CMOS器件的制造方法，其特征在于，将PMOS管的源区接于VDD，将NMOS管的源区接于GND，将与深N阱部分相连的其中一个N型轻掺杂区中的N型重掺杂区接于VDD。
10.如权利要求9所述的CMOS器件的制造方法，其特征在于，在PMOS管所在轻掺杂区周边的P型轻掺杂区中形成P型重掺杂区，将所述P型重掺杂区接于GND。
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|---|---|---|---|---|
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| CN115602560A (zh) * | 2021-07-08 | 2023-01-13 | 长鑫存储技术有限公司（Cn） | 一种闩锁结构的识别方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661683A (en) * | 1996-02-05 | 1997-08-26 | Integrated Silicon Solution Inc. | On-chip positive and negative high voltage wordline x-decoding for EPROM/FLASH |
| US6329694B1 (en) * | 1998-06-30 | 2001-12-11 | Hyundai Electronics Industries Co., Inc. | Semiconductor device with ESD protective circuit |
| CN1455454A (zh) * | 2002-04-29 | 2003-11-12 | 联华电子股份有限公司 | 静电放电保护电路的结构与制造方法 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661683A (en) * | 1996-02-05 | 1997-08-26 | Integrated Silicon Solution Inc. | On-chip positive and negative high voltage wordline x-decoding for EPROM/FLASH |
| US6329694B1 (en) * | 1998-06-30 | 2001-12-11 | Hyundai Electronics Industries Co., Inc. | Semiconductor device with ESD protective circuit |
| CN1455454A (zh) * | 2002-04-29 | 2003-11-12 | 联华电子股份有限公司 | 静电放电保护电路的结构与制造方法 |
Also Published As
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| Date | Code | Title | Description |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI Effective date: 20140110 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20140110 Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399 Patentee after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: 201203 Shanghai city Zuchongzhi road Pudong Zhangjiang hi tech Park No. 1399 Patentee before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai |