TW441069B - Semiconductor device with ESD protective circuit - Google Patents

Description

經濟部智慧財產局8工消费合作社印製 4 4106 9 A7 B7 五、發明説明（/) 發明詳細說明： (一) 發明技術領域： 本發明是有關於一種半導體裝置，其內形成有一靜電 放電（electrostatic discharge;ESD)保護電路，特 別是有關於一種靜電保護電路，其中η井保護環（guard ring)或n+保護環，係形成環繞於資料輸入緩衝器之NM0S 場電晶體（NMOS field transistor)，或是環繞於資料輸 出緩衝器之顺0S«晶體。 (二) 發明技術背景： 一般而言，靜電放電會對半導體裝置內部電路造成傷 害(damage)，致使半導體裝置故障失效，造成可靠性的問題 〇 內部電路的傷害，係由下列之機構造成。意即，如發 生靜電放電，輸入端注入之電荷(electric charge)，移動 過內部電路至另一端。在此情況下，由於焦耳熱能，可能造 成接合面尖峰、氧化層破裂等情事。 爲了解決上述之問題，注入之電荷通過內部電路之前， 將近電源供給端，靜電放電需消耗。因此之故，需具有靜 電放電（electrostatic discharge;ESD)保護電路 〇 請參閱圖一所繪示，輸入引腳之ESD靜電保護電路係 由NM0S電晶體及PM0S電晶體組成，此爲一種習用技術。再 請參閱圖二所繪示，資料輸出驅動器係由NM0S電晶體及 PM0S電晶體組成，此爲另一種習用技術。此兩種習用技術中 ___2 —__ 本紙張尺度速用中國S家標準（cm) Α4规格（公董） ----------装------•丨訂------線 J* (谙先閱讀背面之注意事項再f本頁) 4 41 Π 6 9 A7 B7 經濟部中央揉率局貝工ί«费合作社印笨 五、發明説明（ >) … ，閘二極體形成於電源電壓Vo；及接地電壓Vss之間。因此， 若化爲正模式，顺0S電晶體(作爲主雙載子電晶體)之電流 散布，因此，電流自PMOS ρ+Μ散層流經η井至PNPN路徑，其 連接於Vcc^Vss之間的雙載子。以此方式，ESD靜電保護電 路的強度增強。 然而，具有上述習知的ESD靜電保護電路之半導體裝 置中，由於Vcc電源線之電阻，電流不能充分地流至PNPN路 徑。此外，由於設置Vcc及Vss之間閘二極體，需要額外的配 置面積。 (三）發明簡要說明： 因此，本發明中，提供一種可完全解決習知技術的問 題之半導體裝置，其具有靜電保護電路，其中，η井保護環 或η+保護環係形成環繞於資料輸入緩衝器之NMOS場電晶體 (NMOS field transistor)，或是環繞於資料輸出緩衝器 之NM0S電晶體。η井保護環或n+保護環綑綁PMOS^電晶體之

η井及PM0S電晶體之η井，因此，可省去於NM0S電晶體及PM0S 電晶體之井之間之電阻，可改善半導體裝置之特性及可靠性 〇 爲了達成上述之目的，本發明之一具有靜電保護電路 之半導體裝置，其資料输出驅動器之靜電放電 (electrostatic discharge;ESD)保護電路係由一 NM0S電晶體（NMOS transistor)及一PM0S電晶體（PM0S transistor)組成，其包括有一η井保護環（guard ring) 本紙張尺度逍用中國國家搮率（CNS > A4规格（210X297公釐） --:--.-----^-----^ —、ΤΓ------^ (請先Μ讀背面之注^.項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 _ 4 4106 9 A7 _____B7_ 五、發明説明（)） ，係形成環繞於上述NM0S電晶體（NMOS transistor)，上 述η井保護環及上述PM0S電晶體之η井綑绑住》 本發明之另一具有靜電保護電路之半導體裝置，其輸入 靜電放電（electrostatic discharge;ESD)保護電路 係由一NM0S場電晶體（NMOS transistor)及一PM0S場電晶 體（PMOS transistor)組成，其包括有一η井保護環 (guard ring)，係形成環繞於上述NM0S場電晶體（NM0S field transistor)，上述η井保護環及上述PMOS^電晶體 之η井綑綁住》 本發明之又一具有靜電保護電路之半導體裝置，其輸入 靜電放電（electrostatic discharge;ESD)保護電路 係由一NM0S場電晶體（丽OS transistor)及一PM0S場電晶 體（PMOS transistor)組成，其包括有一p+保護環 (guard ring)，係形成環繞於上述PM0S場電晶體（PM0S field transistor)，上述p+保護環及上述NM0S場電晶體 之P+接收綑綁住。 爲使 貴審査委員對於本發明案之特徵、目的與功效 能有更進一步之瞭解與認識，茲配合圖式詳細說明如后： (四)圖式之簡要說明： 圖一係繪示習知一種靜電保護電路。 圖二係繪示習知另一種靜電保護電路。 圖三係繪示依據本發明第一實施例之靜電保護電路。 圚四係繪示依據本發明第二實施例之靜電保護電路。 -----—-4- 本紙張尺度適用中國S家橾準（CNS ).A4規格（2丨0X297公釐） 11 11 ^ n n I ^ [ 1 線 (請先W讀背面之注意事項再^^本頁) 經濟部智慧財產局員工消費合作社印製 1 - 4 410 6 9 A7 B7 五、發明説明（士） 圖五至圖七係繪示依據本發明之靜電保護電路的配置 〇 圖八A至圖八Η係繪示依據本發明第三實施例之靜電保 護電路。 圓九Α至圖九Η係繪示依據本發明第四實施例之靜電保 護電路。 圖十至圖二十一係繪示依據本發明之靜電保護電路之 截面示意圖。 圚式中相同的圖號代表相同的部分。 (五）較佳實施例詳細說明： 以下，參照圖面詳細說明本發明之較佳實施例。 請參閱圓三，其係繪示依據本發明第一實施例之靜電保 護電路。如圚所示，PM0S電晶體係用爲資料輸出緩衝器之拉 升驅動器，而NM0S電晶體係用爲拉降驅動器。再請參閱圖六

所示，η井保護環6，係形成環繞於拉降驅動器NM0S電晶體A 〇 再請參閱圖七，η井保護環6及拉升驅動器PM0S電晶體B 之η井3，係利用金屬5綑住。圖號1代表閘二極體，2代表元 件絕緣區，4代表金屬接觸。 環繞於拉降驅動器NM0S電晶體Α之η井保護環6，可使用 散層代替。而於三井結構之情形下，拉降驅動器NM0S電 晶體可使用RM0S電晶體代替。此外，利用複晶矽或複晶矽化 金屬（Polycide)形成緩衝器之後，可進行金屬綑綁。或是 ，可利用複晶矽或複晶矽化金屬，直接進行金屬綑綁。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X2^7公釐） ---^---.·-----裝---.--it------線 (請先聞讀背面之注意事項再填寫本頁) A7 4 41 〇6 9 五、發明説明（J〇 (請先閲讀背面之注意事項再填寫本頁) 請參閱圖四，其係繪示依據本發明第二實施例之靜電保 護電路。如圖所示，PM0S電晶體係用爲資料輸出緩衝器之拉 升驅動器，而NM0S電晶體係用爲拉降驅動器。p+保護環係 形成環繞於拉升驅動器PM0S電晶體。p+保護環及拉降NM0S電 晶體之P發收，係利用金屬綑住。 P+保護環及拉降NM0S電晶體之p+接收，不需直接綑綁， 而可只以金屬連接。此外，利用複晶矽或複晶矽化金屬（ Polycide)形成緩衝器之後，可進行金屬綑綁。或是，可利 用複晶矽或複晶矽化金屬，直接進行金屬綑綁。 圖八A至圖八Η係繪示依據本發明第三實施例之靜電保護 電路。 請參閱圚八A，其使用NM0S場電晶體及PM0S場電晶體， 閘二極體電晶體係自輸入端經電阻至Vss形成。再，閘二極 體電晶體係用於V〇；線上，而形成輸入ESD靜電保護電路。 再請參閱圖五，η井保護環6，係形成環繞於NM0S場電 晶體A，再請參閱圖七所繪示，η井保護環6及PM0S電晶體Β 之η井3，係利用金屬5綑住。 經濟部智慧財產局員工消費合作社印製 上述環繞於拉降驅動器NM0S場電晶體Α之η井保護環6， 可由η +擴散層代替。若爲三井結構之情形’拉降驅動器 NM0S電晶體可使用RM0S電晶體代替。此外，利用複晶矽或複 晶矽化金屬（Polycide)形成緩衝器之後，可進行金屬綑綁 。或是，可利用複晶矽或複晶矽化金屬，直接進行金屬綑綁 本紙張尺度適用中國國家標準（CNS ) A4規格（210X2们公釐） 經濟部智慧財產局貝工消費合作社印製 4 41 06 9 A7 ____B7_ 五、發明説明（石） 請參閱圖八B，其拿掉圚八A輸入ESD靜電保護電路Vss 之閘二極體電晶體。再請參閱圖八C，其拿掉圖八A輸入ESD 靜電保護電路V〇；之閘二極體電晶體。 請參閱圖八D，其拿掉圖八A輸入ESD靜電保護電路Vss 之閘二極體電晶體及Vcc之閘二極體電晶體。 請參閱圖八E，其拿掉圖八A輸入ESD靜電保護電路輸 入端之電阻。 請參閱圓八F，其拿掉圚八A輸入ESD靜電保護電路Vss 之閘二極體電晶體及其輸入端之電阻。再請參閱圖八G，其 拿掉圖八Α輸入ESD靜電保護電路Vcc之閘二極體電晶體及 其輸入端之電阻。 請參閱圖八Η，其ESD靜電保護電路只使用PM0S電晶體 及NM0S電晶體。 圖九Α至圖九Η係繪示依據本發明第四實施例之靜電保護 電路。 請參閱圖九A，其使用NM0S場電晶體及PM0S場電晶體， 閘二極體電晶體係自輸入端經電阻至Vss形成。再，閘二極 體電晶體係用於Vcc線上，而形成輸入ESD靜電保護電路。 P+保護環6係形成環繞於PM0S場電晶體，而P+保護環6及 皿0S電晶體之收，係利用金屬5綑住。 上述環繞於拉降驅動器NM0S場電晶體A之p+保護環6 ’ 可由η擴散層代替。 若爲三井結構之情形，NMOS^電晶體可使用RM〇S^電晶 體代替。此外，利用複晶矽或複晶矽化金屬（p〇1ycide)形 -----?- 本纸張尺度適用中國國家標準（CNS ) A4规格（2I0X297公釐） I I I 裝— I I 訂— I I t I 線 (請先聞讀背面之注意事項再填寫本頁) r- 4 41 06 9 A7 B7 五、發明説明（/ ) 成緩衝器之後，可進行金屬綑綁。或是，可利用複晶矽或複 晶矽化金屬，直接進行金屬綑綁。 請參閱圖九B，其拿掉圖九A輸入ESD靜電保護電路Vss 之閘二極體電晶體。再請參閱圖九C，其拿掉圖九A輸入ESD 靜電保護電路V〇；之閘二極體電晶體。 請參閱圖九D，其拿掉圖九A輸入ESD靜電保護電路Vgs 之閘二極體電晶體及V(x之閘二極體電晶體。 請參閱圖九E，其拿掉圖九A輸入ESD靜電保護電路輸 入端之電阻。 請參閱圖九F，其拿掉圖九A輸入ESD靜電保護電路Vgs 之閘二極體電晶體及其輸入端之電阻。再請參閱圖九G，其 拿掉圖九A輸入ESD靜電保護電路之閘二極體電晶體及 其輸入端之電阻。 請參閱圖九Η，其ESD靜電保護電路只使用PMOS«晶體 及NMOS«晶體。 圖十至圖二十一係繪示依據本發明之靜電保護電路之截 面示意圖。 請參閱圖十及十一，Ρ井11及ϋ井21形成於Ρ型半導體基 底10上。第一閘電極12、第一源極13、第一汲極14及〇港收 15形成於ρ井11中，以形成NMOS電晶體。接著，第二閘電極 22、第二源極23、第二汲極24及接收25形成於η井21中， 以形成PMOSS晶體。 接著，η井保護環16係形成環繞於Ρ井11。第一汲極14 及第二源極23連接至輸入/输出端(I/O端）。第一源極13及 本紙張尺度適用中固國家搮準（CNS ) Α4规格（210Χ2§7公釐） ----------裝-----tIT------線 (請先閲讀背面之注$項再填寫本I ) 經濟部智慧財產局員工消費合作社印製 /, 41 Ο 6 - Α7 Β7 五、發明説明（汐） 請 先 閲 背 Ρ彍收15連接至接地電壓Vss。於接地電壓之正模式，η井保 護環16及η+接收25爲金屬綑綁，以此方式ΡΝΡΝ路徑朝PMOS 電晶體之方向形成。η井保護環16及η+接收25綑住，第二汲 極24連接至電源電壓Vex。 上述NMOS電晶體係可爲拉降NMOS電晶體，而PMOS電晶體 係可爲拉升PMOS電晶體。或，NMOS電晶體係可爲NUOS場電晶 體，而PMOS«晶體係可爲PMOSJ^電晶體。 η井保護環16具有η +擴散層17，用以進行金屬綑綁^ η 井保護環16可與η井21同步形成，或，藉由摻雜η +雜質各 自形成。η井保護環16連接ρ井11及η井21而形成，或，離 開η井21而形成。 訂 請參閱圖十二及十三，r井39、第一η井31及第二η井41 形成於Ρ型半導體基底30上。第一閘電極32、第一源極33 、第一汲極34及ρ4®收35形成於r井39中，其中第一η井31已 形成，以形成NMOS電晶體。接著，第二閘電極42、第二源 極43、第二汲極24及η+接收45形成於第二η井41中，以形成 PM0S電晶體。 經濟部智慧財產局員工消費合作社印製 接著，η井保護環36係形成環繞於r井39。第一汲極34 及第二源極43連接至輸入/輸出端(I/O端）。第一源極33及 Pit收35連接至接地電壓Vss。於接地電壓之正模式，η井保

護環36及η+接收45爲金屬綑綁，以此方式ΡΝΡΝ路徑朝PM0S 電晶體之方向形成。η井保護環36及接收45綑住，第二汲 極34連接至電源電壓Vcc。 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X^97公釐） 4 4106 9 經濟部智慧財產局員工涓費合作社印製 Α7 Β7 五、發明説明（y) 上述NMOS電晶體係可爲拉降NMOS電晶體，而PMOS電晶體 係可爲拉升PMOSfl：晶體。或，NMOS«晶體係可爲ΝΜ〇_電晶 體，而PM0S«晶體係可爲PMOS^電晶體。 η井保護環36具有η谓散層37，用以進行金屬綑綁^ η 井保護環36可與第二η井41同步形成，或，藉由接雜η +雜 質各自形成。η井保護環36連接第一η井/r井33及39及第二 η井41而形成，或，離開第二η井41而形成。 請參閱圖十四及十五，Ρ井51及η井61形成於Ρ型半導體 基底50上。第一閘電極52、第一源極53、第一汲極54及ρ+接 收55形成於ρ井51中，以形成顺0S電晶體。接著，第二閘電 極62、第二源極63、第二汲極64及ρ +接收65形成於ϋ井61中 >以形成PM0S電晶體》 接著，Ρ +保護環66係形成環繞於η井61。第一汲極54 及第二源極63連接至輸入/輸出端(I/O端）。第二汲極64及 Ρ+接收65連接至電源電壓Vcc。於接地電壓之正模式，ρ+保 護環66及ρ+接收65爲金屬綑綁，以此方式ΡΝΡΝ路徑朝PM0S 電晶體之方向形成。Ρ+保護環66及ρ+接收55綑住，第一源 極53連接至接地電壓Vss» 上述NMOS電晶體係可爲拉降NMOS電晶體，而PMOS電晶體 係可爲拉升PM0S電晶體。或，NMOS電晶體係可爲NMOS場電晶 體，而PM0S電晶體係可爲PMOSJ^電晶體。 P+保護環66可連接讲51及η井61而形成，或，離開ρ井 51而彤成。 本紙張尺度逋用中國國家標準（CNS ) A4规格（210X^7公釐） ---^---^-----裝---h訂------線 (請先閲讀背面之注^^項再填寫本頁) Λ 41 〇6 9 五、發明説明（丨力） 請參閱圖十六及十九，r井79、第一η井71及第二η井81 形成於Ρ型半導體基底70上。第一閘電極72、第一源極73 、第一汲極74及ρ壙收75形成於r井79中，其中第一η井71已 彤成，以形成N110S電晶體。接著，第二閘電極82、第二源 極83、第二汲極84及η+接收85形成於第二η井81中，以形成 魔電晶體。 接著，Ρ+保護環86係形成環繞於第二η井81。第一汲極 74及第二源極83連接至輸入/輸出端（I/O端）。第二汲極84 及收84連接至電源電壓Va。於接地電壓之正模式，ρ+保 護環86及ρ+接收75爲金屬綑綁，以此方式ΡΝΡΝ路徑朝PMOS電 晶體之方向形成。Ρ+保護環86及ρ+接收75綑住，第一源極73 連接至接地電壓Vgs。 上述NMOS電晶體係可爲拉降NMOS«晶體，而PMOS電晶體 係可爲拉升PMOS電晶體。或，NMOS電晶體係可爲NMOS場電晶 體，而PMOSM晶體係可爲PMOSJ1電晶體。 Ρ+保護環86連接第一 η井/r井71及79及第二η井81而形 成’並連接至Ρ型半導體基底70。或，其離開第一η井71及r 井79，而連接至P型半導體基底70。或，其連接至r井79及 第二η井81，而由第一η井71與P型半導體基底70隔離。或 ’其與r井79隔離，並由第一η井71與Ρ型半導體基底70隔離 〇 請參閱圖二十及二^^一，]：井99，第一η井91及第二η井 101形成於Ρ型半導體基底9G上。第一閘電極92、第一源極 93、第一汲極94及1)¾收95形成於r井99中，其中第一η井91 本紙張尺度適用中國囷家揉準（CNS ) ( 210x2^Wi') (請先閱讀背面之注意事項再4寫本頁) 装·

，tT 經濟部智慧財產局員工消費合作社印焚 AA\ 〇6 9 五、發明説明（丨I ) 已形成，以形成NMOS電晶體。接著，第二閘電極1G2、第二 源極103、第二汲極104及nl妾收105形成於第二η井101中， 以形成PM0S«晶體。 接著，Ρ +保護環106係形成環繞於第二η井101，而Ρ 型半導體基底90與第一η井91隔離。第一汲極94及第二源極 103連接至輸入/輸出端(I/O端）。第一源極93連接至接地電 壓νγ於接地電壓之正模式，Ρ+保護環106及ρ+接收95爲金 屬綑鄉，以此方式ΡΝΡΝ路徑朝PM0S«晶體之方向形成《 ρ+保 護環106及ρ+接收95綑住，第二汲極104及η +接收105連接 至電源電壓Vcc。 上述NM0S電晶體係可爲拉降NM0S«晶體，而PM0S電晶體 係可爲拉升PM0S電晶體。或，NM0S電晶體係可爲NM0S場電晶 體，而PMOSm晶體係可爲PM0S場電晶體。 P+保護環106可連接r井99及第二η井101而形成，或， 離開r井99而形成。 綜上所述，η井保護環係形成環繞於NM0S電晶體，而與 PM0S電晶體之η井金屬綑綁，因此，於接地電壓之正模式， ΡΝΡΝ路徑朝PM0S電晶體之方向形成。以此方式，可省去習知 方式於電源電壓Vcc及接地電壓％之間之二極體，不需要額 外的配置面積，可改善半導體裝置之可靠性。 以上所述充分顯示出本發明之目的及功效上均深富實 施之進步性，極具產業之利用價值，且爲目前市面上前所未 見之新發明，完全符合發明專利之要件，爰依法提出申請。 ___———a- 本紙張尺度逋用中國國家標率（CNS ) A4規格（2〗OX 297公釐） (請先閲讀背面之注$項再瑣寫本頁) 装. -線 經濟部智慧財產局員工消黄合作社印製 r · 4 41 Ob 9 A7 B7 五、發明説明（丨>) 唯以上所述者，僅爲本發明之較佳實施例而已，當不 能以之限定本發明所實施之範圍。即大凡依本發明申請專利 範圍所作之均等變化與修飾，皆應仍屬於本發明專利涵蓋之 範圍內，謹請貴審查委員明鑑，並祈惠准，是所至禱。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4规格（ΖΙΟχϋ公釐）

Claims (1)

1. Α8 Β8 C8 D8 t匕 補元 A、申請專利範圍 (案號第0八八一一 0九二八號專利申請案之申請專利範圍修正本） L 一種具有靜電保護電路之半導體裝置，其資料輸出驅動 器之靜電放電（electrostatic discharge;ESD)保 護電路係由一NMOS電晶體（NMOS transistor)及一PMOS 電晶體（PMOS transistor)組成，其包括有： 一η井保護環（guard ring)，係形成環繞於上述NMOS 電晶體（NMOS transistor)，上述η井保護環及上述 PMOS電晶體之η井綑綁住。 2. 如申請專利範圍第丨項所述之具有靜電保護電路之半導體 裝置’其中，上述η井保護環包含有一η +擴散層。 3. 如申請專利範圍第丨項所述之具有靜電保護電路之半導體 裝置’其中一 ρ+保護環（guard ring)，係形成環繞於 上述PMOS電晶體，上述p+保護環及上述NMOSfi：晶體之p+接 收綑綁住。 4. 如申請專利範圍第1項所述之具有靜電保護電路之半導體 裝置’其中於三井結構之情形下，上述NMOS電晶體係可 爲RM0S場電晶體。。 5. 如申請專利範圍第丨項所述之具有靜電保護電路之半導體 裝置’其中上述η井保護環及上述PMOS電晶體之η井以金 屬綑綁住。 6. 如申請專利範圍第5項所述之具有靜電保護電路之半導體 裝置’其中上述金屬綑綁，可利用複晶矽或複晶矽化金 屬’或是複晶矽或複晶矽化金屬緩衝後，可利用金屬進 行金屬綑綁。 — I,--------.---^---^ΐτ----.--I (請先間讀背而-,;之;1意事項再填寫本頁) 經.^，郝晳慧財凌场負工消費合作社印製 本紙張尺度適用中國國家標準（CNS } Α4規格（2Η)χ2β公釐：| 44106 9 AS B8 C8 D8 六、申請專利範圍 7· —種具有靜電保護電路之半導體裝置，其輸入靜電放電 (electrostatic discharge; ESD)保護電路係由一 NM0S場電晶體（NMOS transistor)及一PM0S場電晶體 (PMOS transistor)組成，其包括有： 一η井保護環（guard ring)，係形成環繞於上述匪0S 場電晶體（NM〇S field transistor)，上述η井保護 環及上述PM0S場電晶體之η井綑綁住。 8.如申請專利範圍第7項所述之具有靜電保護電路之半導體 裝置，其中自一接地線之一閘二極體電晶體、一電源線 之一閘二極體電晶體及一輸入端之一電阻中選擇一或一 組合使用。 9_如申請專利範圍第7項所述之具有靜電保護電路之半導體 裝置，其中於三井結構之情形下，上述NM0S場電晶體係 可爲RM0S場電晶體。 10. 如申請專利範圍第7項所述之具有靜電保護電路之半導體 裝置，其中，上述η井保護環包含有一η +擴散層。 11. 如申請專利範圍第7項所述之具有靜電保護電路之半導體 裝置，其中上述η井保護環及上述PM0S電晶體以金屬綑綁 住。 12. 如申請專利範圍第11項所述之具有靜電保護電路之半導 體裝置，其中上述金屬綑綁，可利用複晶矽或複晶矽化 金屬，或是複晶矽或複晶矽化金屬緩衝後，可利用金屬 進行金屬綑綁。 I!-----------Κ--------——I ί埼先"讀背而之;1意事^再"-寫本頁) 本纸張尺度適用中國國i揉準（CNS > Α4規格（公釐 4 41 0 6 9 Λ8 Β8 C8 D8 六、申請專利範園 13. —種具有靜電保護電路之半導體裝置，其輸入靜電放電 (electrostatic discharge ;ESD)保護電路係由一 NM0S場電晶體（NMOS transistor)及一PM0S場電晶體 (PMOS transistor)組成，其包括有： 一P+保護環（guard ring)，係形成環繞於上述PM0S場 電晶體（PM〇S field trans丨stor)，上述p+保護環及 上述匪0S場電晶體之p+接收綑綁住。 14. 如申請專利範圍第13項所述之具有靜電保護電路之半導 體裝置，其中自一接地線之一閘二極體電晶體、一電源 線之一閘二極體電晶體及一輸入端之一電阻中選擇一或 一組合使用。 15. —種具有靜電保護電路之半導體裝置，其包括有： 一 P井及一 η井形成於一 P型半導體基底上； 一第一閘電極、一第一源極、一第一汲極及一ρ+接收形成 於上述Ρ井中，以形成一NM0S電晶體； 一第二鬧電極、一第二源極、一第二汲極及一η接收形 成於上述η井中，以形成一PM0S電晶體； 一 η井保護環係形成環繞於上述Ρ井； 上述第一汲極及上述第二源極連接至一輸入/輸出端(I/O 端）； 上述第一源極及上述Ρ+接收連接至一接地電壓； 於接地電壓之一正模式，上述η井保護環及上述η+接收爲 金屬綑綁，藉此一ΡΝΡΝ路徑朝上述PM0S電晶體之方向 "'"閱讀背而之注意事項再"爲本頁) 卜訂 飧！ 蜢"'部智慧財4¾¾工消費合作社印製 本紙張反度適用中國國家標車{ CNS ) A4規格（210X%7公嫠） 9 4 4 1 Β8 C8 六、申請專利範圍 形成，上述η井保護環及上述n+接收綑住，上述第二汲 極連接至一電源電壓。 16_如申請專利範圍第15項所述之具有靜電保護電路之半導 體裝置，其中上述NMOS電晶體係可爲一拉降NMOS電晶 體，上述PMOS電晶體係可爲一拉升PMOS電晶體。 17.如申請專利範圍第15項所述之具有靜電保護電路之半導 體裝置，其中上述NMOS電晶體係可爲一NMOS場電晶體， 上述PMOS電晶體係可爲一 PMOS場電晶體。 18·如申請專利範圍第15項所述之具有靜電保護電路之半導 體裝置，其中上述η井保護環具有γΓ擴散層，用以進行金 屬綑綁。 19. 如申請專利範圍第15項所述之具有靜電保護電路之半導 體裝置，其中上述η井保護環可於同一製程與上述η井同 歩形成。 20. 如申請專利範圍第15項所述之具有靜電保護電路之半導 體裝置，其中上述η井保護環藉由摻雜η +雜質與上述η井 各自形成。 21. 如申請專利範圍第15項所述之具有靜電保護電路之半導 體裝置，其中上述η井保護環連接上述ρ井及上述η井。 22. 如申請專利範圍第15項所述之具有靜電保護電路之半導 體裝置，其中上述η井保護環隔離上述η井而形成。 23. —種具有靜電保護電路之半導體裝置，其包括有： 一r井、一第一η井及一第二η井形成於一 Ρ型半導體基底 上； 犄也闇讀背而之注意事項再喷舄本頁) 、vs 經^'部暂慧財4^锋工消費合作社印製 本紙張又度適用中國國家榡準（CNS ) A4規格（公f ) 44106 9 Λ8 Β8 C8 D8 六、申請專利範圍 —第一閛電極、一第一源極、一第一汲極及一p+接收形成 於上述r井中’其中已形成上述第一n井，以形成一 NM0S電晶體； 一第二閘電極、一第二源極、一第二汲極及一η+接收形 成於上述第二η井中，以形成一PM0S電晶體； 一η井保護環係形成環繞於上述r井； 上述第一汲極及上述第二源極連接至一輸入/輸出端(I/O 端）； 上述第一源極及上述p+接收連接至一接地電壓； 於接地電壓之一正模式，上述n井保護環及上述n+接收爲 金屬綑綁，藉此一PNPN路徑朝上述PM0S電晶體之方向 形成，上述η井保護環及上述n+接收綑住，上述第二汲 極連接至一電源電壓。 24. 如申請專利範圍第23項所述之具有靜電保護電路之半導 體裝置，其中上述NM0S電晶體係可爲一拉降NM0S電晶 體，上述PM0S電晶體係可爲一拉升PM0S電晶體。 25. 如申請專利範圍第23項所述之具有靜電保護電路之半導 體裝置，其中上述NM0S電晶體係可爲一NM0S場電晶體， 上述PM0S電晶體係可爲一 PM0S場電晶體。 26. 如申請專利範圍第23項所述之具有靜電保護電路之半導 體裝置，其中上述n井保護環具有η+擴散層，用以進行金 屬綑綁。 -----------.---：——卜訂----；--^ 埼先閲讀背1¾之注意事Ϊ?再填寫本頁) 經.界部智慧財4忌员工消費合作社印製 本紙張尺度適用中國國家樣窣（CNS ) A4規格（21〇x*^7公等' 8 8 8 ABCD 4 41 06 9 六、申請專利範圍 27. 如申請專利範圍第23項所述之具有靜電保護電路之半導 體裝置，其中上述η井保護環及上述第一η井可於同一製 程與上述第二η井同步形成。 28. 如申請專利範圍第23項所述之具有靜電保護電路之半導 體裝置，其中上述η井保護環藉由摻雜η+雜質與上述第二 η井各自形成。 29. 如申請專利範圍第23項所述之具有靜電保護電路之半導 體裝置，其中上述η井保護環連接上述第一η井、上述r井 及上述第二η井。 30. 如申請專利範圍第23項所述之具有靜電保護電路之半導 體裝置，其中上述η井保護環隔離上述第二η井而形成。 31. —種具有靜電保護電路之半導體裝置，其包括有： 一 Ρ井及一 η井形成於一 Ρ型半導體基底上； 一第一閘電極、一第一源極、一第一汲極及一ρ+接收形成 於上述Ρ井中，以形成一M0S電晶體； 一第二閘電極、一第二源極、一第二汲極及一η +接收形 成於上述η井中，以形成一PM0S電晶體； 一 Ρ+保護環係形成環繞於上述η井； 上述第一汲極及上述第二源極連接至一輸入/輸出端(I/O 端）； 上述第一源極及上述η +接收連接至一接地電壓； 於接地電壓之一正模式，上述ρ+保護環及上述ρ+接收爲金 屬綑綁，藉此一ΡΝΡΝ路徑朝上述PM0S電晶體之方向形 { UT-間讀背"之注意事項再續寫表頁) τ 恭紙張尺度適用中國國家榡準（CNS ) Α4規格（ZlOxh7公舞' ___ 08 4 41 06 9 ΒΒ C8 六、申請專利範圍 成，上述Ρ+保護環及上述Ρ+接收綑住，上述第一源極 連接至接地電壓。 32.如申請專利範圍第31項所述之具有靜電保護電路之半導 體裝置，其中上述NM0S電晶體係可爲一拉降NM0S電晶 體’上述PM0S電晶體係可爲一拉升PM0S電晶體。 33. 如申請專利範圍第31項所述之具有靜電保護電路之半導 體裝置，其中上述NM0S電晶體係可爲一NM0S場電晶體， 上述PM0S電晶體係可爲一 PM0S場電晶體。 34. 如申請專利範圍第31項所述之具有靜電保護電路之半導 體裝置，其中上述ρ+保護環連接上述ρ井及上述η井。 35. 如申請專利範圍第31項所述之具有靜電保護電路之半導 體裝置，其中上述Ρ+保護環與上述ρ井隔離。 36. —種具有靜電保護電路之半導體裝置，其包括有： —r井、一第一η井及一第二η井形成於一 ρ型半導體基底 上： 一第一閘電極、一第一源極、一第一汲極及一ρ+接收形成 於上述r井中’其中已形成上述第一η井，以形成一 NM0S電晶體； 一第二閘電極、一第二源極、一第二汲極及一η+接收形 成於上述第二η井中，以形成一PM0S電晶體； 一 Ρ'保護環係形成環繞於上述第二η井； 上述第一汲極及上述第二源極連接至一輸入/輸出端(I/O 端）； 上述第二汲極及上述ΓΤ接收連接至一電源電壓； :ί"聞讀疗而之注意事項再嗔舄本頁) *1T 經-郎智慧財4总肖工消#合作社印製 本紙張尺度適用中國國家橒率（CNS ) Α4規格（210xf2V公埯） 4 41 Ο θ 9 λ, Β8 C8 D8 ________________ ______ _ -__ 7Τ、申清專利範圍 於接地鼇壓之一正模式，上述ρ+保護環及上述ρ+接收舄金 屬綑綁，藉此一ΡΝΡΝ路徑朝上述PMOS電晶體之方向形 成’上述Ρ+保護環及上述Ρ+接收綑住，上述第一源極 連接至接地電壓。 37. 如申請專利範圍第36項所述之具有靜電保護電路之半導 體裝置，其中上述NMOS電晶體係可爲一拉降NMOS電晶 體’上述PMOS電晶體係可爲一拉升PMOS電晶體。 38. 如申請專利範圍第36項所述之具有靜電保護電路之半導 體裝置，其中上述NMOS電晶體係可爲一NMOS場電晶體， 上述PM0S電晶體係可爲一 PM0S場電晶體。 I訂 39·如申請專利範圍第36項所述之具有靜電保護電路之半導 體裝置，其中上述p+保護環連接上述第一η井、上述r# 及上述第二η井，且上述Ρ+保護環連接上述Ρ型半導體基 底。 40. 如申請專利範圍第36項所述之具有靜電保護電路之半導 體裝置，其中上述ρ+保護環與上述第一η井及上述r井隔 離’而連接上述P型半導體基底。 經"'郝智慧时""肖工消費合作社印製 41. 如申請專利範圍第36項所述之具有靜電保護電路之半導 體裝置，其中上述p+保護環連接上述r井及上述第二η 井，而由上述第一η井與上述Ρ型半導體基底隔離。 42. 如申請專利範圍第36項所述之具有靜電保護電路之半導 體裝置，其中上述Ρ+保護環與上述r井隔離，而由上述第 一 η井與上述P型半導體基底隔離。 43. —種具有靜電保護電路之半導體裝置，其包括有： 木紙張&度適;中國國家標準（CNS ) Α4规格公埃1 441069 ^ C8 D8 六、申請專利範圍 一r井、一第一η井及一第二η井形成於一 P型半導體基底 上； 一第一閘電極、一第一源極、一第一汲極及一Ρ+接收形成 於上述r井中，其中已形成上述第一η井，以形成一 厕0S電晶體； 一第二閘電極、一第二源極、一第二汲極及一 η 1接收形 成於上述第二η井中，以形成一PM0S電晶體； 一Ρ+保護環係形成環繞於上述第二ri井，而由上述第一η 井與上述Ρ型半導體基底隔離； 上述第一汲極及上述第二源極連接至一輸入/輸出端(I/O 端）； 上述第一源極連接至一接地電壓； 於接地電壓之一正模式，上述Ρ1保護環及上述Ρ+接收爲金 屬綑綁，藉此一ΡΝΡΝ路徑朝上述PM0S電晶體之方向形 成，上述保護環及上述ρ+接收綑住，上述第二汲極 及上述η+接收連接至電源電壓。 44. 如申請專利範圍第43項所述之具有靜電保護電路之半導 體裝置，其中上述匪〇S電晶體係可爲一拉降NM0S電晶 體，上述PM0S電晶體係可爲一拉升PM0S電晶體。 45. 如申請專利範圍第43項所述之具有靜電保護電路之半導 體裝置，其中上述NM0S電晶體係可爲一丽0S場電晶體， 上述PM0S電晶體係可爲一 PM0S場電晶體》 請先閱讀背而之注意事項再"”"本頁) ,π 經.-部智总財4局技工$費合作社印製 I紙張尺度適用中國國f標準（C_NS ) Α4規格（UOxgf公鳞1 4 41 Ob 9 益 C8 D8 六、申請專利範圍 46. 如申請專利範圍第43項所述之具有靜電保護電路之半導 體裝置，其中上述p+保護環連接上述第二η井及上述r 井。 47. 如申請專利範圍第43項所述之具有靜電保護電路之半導 ； 體裝置，其中上述保護環與上述r井隔離。 (請先間讀背"之注意事項再續寫本莧) ^•4-部"^5:"^9(工消費合作社印製 表紙張尺度適用中國國家標準（CNS )A_4規格（ϋΙΟχ1^公矯>