JPH0444262A - Ｍｏｓ型集積回路の入力回路 - Google Patents
Ｍｏｓ型集積回路の入力回路Info
- Publication number
- JPH0444262A JPH0444262A JP2149606A JP14960690A JPH0444262A JP H0444262 A JPH0444262 A JP H0444262A JP 2149606 A JP2149606 A JP 2149606A JP 14960690 A JP14960690 A JP 14960690A JP H0444262 A JPH0444262 A JP H0444262A
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- Japan
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- gnd
- diode
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- type well
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- Pending
Links
- 239000012535 impurity Substances 0.000 abstract description 7
- 239000000758 substrate Substances 0.000 abstract description 5
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 238000009792 diffusion process Methods 0.000 description 5
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- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
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- 230000010287 polarization Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野１
本発明は、電子計算機、通信機器等に用いられるＭＯＳ
型集積回路の入力回路に関する。
型集積回路の入力回路に関する。
［発明の概要］
バックゲートバイアスを故意に印加して動作するＭＯＳ
型集積回路において、ソース・ドレイン不純物層と、ウ
ェル等の拡散層を用いてＰＮダイオードを構成し、入力
端子−Ｖｌｌ１間、入力端子−ｖｅｃ間にクランプタイ
オードを挿入した入力回路。
型集積回路において、ソース・ドレイン不純物層と、ウ
ェル等の拡散層を用いてＰＮダイオードを構成し、入力
端子−Ｖｌｌ１間、入力端子−ｖｅｃ間にクランプタイ
オードを挿入した入力回路。
〔従来の技術１
第２図は従来のバックゲートバイアスを使用したＭＯＳ
型集積回路の入力回路の一例を示した図である。入力端
子ｌＯから入った偏号は飽和接続のフィールドＮＭＯＳ
Ｔｌを通り、電流制限抵抗２を通りさらにＯＦＦ状態の
ＮＭＯ５Ｔ３を通して内部回路に行く、各ＮＭＯＳＴの
基板は、ＧＮＤレベルより低いバックゲートバイアスが
印加されている。従って、電流制限抵抗２を拡散層で作
った場合の寄生ダイオード１２と、ＮＭＯＳトランジス
タ１および３の奇生タイオード１１１；よび１３の一端
はバックゲートバイアスにつながっている。入力電圧Ｖ
ｉｎがマイナスの場合でも、バックゲートバイアス電圧
Ｖ１ｍより低い電圧が印加されなければ寄生ダイオード
１１〜１３は導通せず、クランプ特性を示さない、従っ
て従来のバックゲートを印加して動作するＩＣにおいて
は、マイナス信号に対するノイズマージンがあまり大き
くできなかった。同様なことがＰＭＯＳについてもいえ
る。もし、ＰＭＯ３Ｔに電源電圧Ｖｅｃより高いバック
ゲートバイアスを印加して使っている場合でも、Ｖｃｅ
より高いノイズ信号が入ってきても、Ｖｃｅより低い場
合ではクランプされずノイズマージンがあまりなかった
。
型集積回路の入力回路の一例を示した図である。入力端
子ｌＯから入った偏号は飽和接続のフィールドＮＭＯＳ
Ｔｌを通り、電流制限抵抗２を通りさらにＯＦＦ状態の
ＮＭＯ５Ｔ３を通して内部回路に行く、各ＮＭＯＳＴの
基板は、ＧＮＤレベルより低いバックゲートバイアスが
印加されている。従って、電流制限抵抗２を拡散層で作
った場合の寄生ダイオード１２と、ＮＭＯＳトランジス
タ１および３の奇生タイオード１１１；よび１３の一端
はバックゲートバイアスにつながっている。入力電圧Ｖ
ｉｎがマイナスの場合でも、バックゲートバイアス電圧
Ｖ１ｍより低い電圧が印加されなければ寄生ダイオード
１１〜１３は導通せず、クランプ特性を示さない、従っ
て従来のバックゲートを印加して動作するＩＣにおいて
は、マイナス信号に対するノイズマージンがあまり大き
くできなかった。同様なことがＰＭＯＳについてもいえ
る。もし、ＰＭＯ３Ｔに電源電圧Ｖｅｃより高いバック
ゲートバイアスを印加して使っている場合でも、Ｖｃｅ
より高いノイズ信号が入ってきても、Ｖｃｅより低い場
合ではクランプされずノイズマージンがあまりなかった
。
〔発明が解決しようとする課題］
従来バックゲートバイアスを使ったＩＣでは。
寄生の入カクランブダイオードが動作せず、ノイズ抑制
能力が低く、ＩＣが誤動作しやすいという問題があった
。
能力が低く、ＩＣが誤動作しやすいという問題があった
。
［課題を解決するための手段１
そこで本発明では、入力端子１０から、ＧＮＤ端子に対
してＰＮ接合ダイオードを挿入するものであり、このＰ
Ｎ接合ダイオードをＮ−ウェルとＰ°拡散領域あるいは
Ｐ−ウェルとＮ゛拡散領域等で構成するものである。
してＰＮ接合ダイオードを挿入するものであり、このＰ
Ｎ接合ダイオードをＮ−ウェルとＰ°拡散領域あるいは
Ｐ−ウェルとＮ゛拡散領域等で構成するものである。
本発明により、ＧＮＤレベルより低いあるいはＶｃｃレ
ベルより高い入力ノイズに対して、クランプすることが
でき誤動作が起こりにくくなる。特にノイズ電流を直接
ＧＮＤあるいはＶ ｅｅの電源ラインにバイパスさせて
しまうため、ＩＣ内部のバックゲートバイアス発生回路
にノイズ電流が入り込みにくくなるので、ラッチアップ
抑制の効果が大きい。
ベルより高い入力ノイズに対して、クランプすることが
でき誤動作が起こりにくくなる。特にノイズ電流を直接
ＧＮＤあるいはＶ ｅｅの電源ラインにバイパスさせて
しまうため、ＩＣ内部のバックゲートバイアス発生回路
にノイズ電流が入り込みにくくなるので、ラッチアップ
抑制の効果が大きい。
第１図は、ＮＭＯＳにＧＮＤレベルより低いバックゲー
ト電圧Ｖａｎを印加した場合の本発明の入力回路の実施
例である。Ｐ基板あるいはＰウェルは−Ｖｉａにバイア
スされている。クランプダイオード２０はＰ基板内ある
いはＰウェルより浅いＮ型不純物領域と、さらに浅いＰ
型不純物領域にてＰＮ接合ダイオードを形成する。最も
簡単な場合ＮウェルとＰＭＯＳトランジスタのソース・
ドレイン用Ｐ′″拡散領域を用いれば良い、第１図では
、静電破壊試験時の電流を制限する直列抵抗２１も合せ
て挿入している。これにより、入力端子にＧＮＤより低
い電圧が入っても、ＩＣ内部に電流注入させることなく
、ＧＮＤにバイパスさせることができる。
ト電圧Ｖａｎを印加した場合の本発明の入力回路の実施
例である。Ｐ基板あるいはＰウェルは−Ｖｉａにバイア
スされている。クランプダイオード２０はＰ基板内ある
いはＰウェルより浅いＮ型不純物領域と、さらに浅いＰ
型不純物領域にてＰＮ接合ダイオードを形成する。最も
簡単な場合ＮウェルとＰＭＯＳトランジスタのソース・
ドレイン用Ｐ′″拡散領域を用いれば良い、第１図では
、静電破壊試験時の電流を制限する直列抵抗２１も合せ
て挿入している。これにより、入力端子にＧＮＤより低
い電圧が入っても、ＩＣ内部に電流注入させることなく
、ＧＮＤにバイパスさせることができる。
第３図は、さらにＰＭＯＳの基板となるＮウェルにｖｅ
ｃより高い電位のバックゲート電圧子Ｖ。
ｃより高い電位のバックゲート電圧子Ｖ。
を印加した場合の実施例である。クランプダイオード２
２は、Ｎウェル中に形成したＰ型不純物領域とＮ゛ソー
スドレイン領域にて形成すれば良い、この場合も、ＯＦ
Ｆ状態のＰＭＯＳトランジスタ４の奇生ダイオード１４
は＋７．．以上の電圧が入って来ない限り導通しないの
で、入力端子から入ったプラスのノイズパルスはＶ ｃ
ｅ間に接続したクランプダイオード２２および直列抵抗
２３によりＶ ｃｅにバイパスさせられる。
２は、Ｎウェル中に形成したＰ型不純物領域とＮ゛ソー
スドレイン領域にて形成すれば良い、この場合も、ＯＦ
Ｆ状態のＰＭＯＳトランジスタ４の奇生ダイオード１４
は＋７．．以上の電圧が入って来ない限り導通しないの
で、入力端子から入ったプラスのノイズパルスはＶ ｃ
ｅ間に接続したクランプダイオード２２および直列抵抗
２３によりＶ ｃｅにバイパスさせられる。
以上述べた様に本発明により、入力ノイズを電源ライン
にバイパスできるので、ＭＯ，Ｓ Ｉ Ｃの誤動作やラ
ッチアップを抑制するのに多大の効果がある。
にバイパスできるので、ＭＯ，Ｓ Ｉ Ｃの誤動作やラ
ッチアップを抑制するのに多大の効果がある。
第１図は、本発明の入力回路の実施例の回路図、第２図
は、従来の入力回路の回路図、第３図は本発明による入
力回路の他の実施例の回路図である。 １ ・ ・ ・ ２ ・ ・ ・ ３ ・ ・ ・ ４ ・ ・ ２０、２２ ２１ 、２３ ・フィールドＮＭＯＳトランジスタ ・拡散抵抗 ・ＮＭＯＳトランジスタ ・ＰＭＯＳトランジスタ ・寄生ダイオード ・クランプダイオード ・電流制限抵抗 以上 出−人 セイコー電子工業株式会社
は、従来の入力回路の回路図、第３図は本発明による入
力回路の他の実施例の回路図である。 １ ・ ・ ・ ２ ・ ・ ・ ３ ・ ・ ・ ４ ・ ・ ２０、２２ ２１ 、２３ ・フィールドＮＭＯＳトランジスタ ・拡散抵抗 ・ＮＭＯＳトランジスタ ・ＰＭＯＳトランジスタ ・寄生ダイオード ・クランプダイオード ・電流制限抵抗 以上 出−人 セイコー電子工業株式会社
Claims (1)
- 高電位の電源電圧Ｖ＿ｃ＿ｃと、低電位の電源電圧Ｖ
＿ｓ＿ｓに接続し、ＰＭＯＳトランジスタに対しては前
記Ｖ＿ｃ＿ｃより高いバックゲート電圧、ＮＭＯＳトラ
ンジスタに対しては前記Ｖ＿ｓ＿ｓより低いバックゲー
ト電圧のいずれか一つあるいは両方を印加して動作する
ＭＯＳ型集積回路において、入力端子から前記Ｖ＿ｃ＿
ｃあるいはＶ＿ｓ＿ｓラインに逆方向接続されたクラン
プダイオードが挿入された入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2149606A JPH0444262A (ja) | 1990-06-07 | 1990-06-07 | Ｍｏｓ型集積回路の入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2149606A JPH0444262A (ja) | 1990-06-07 | 1990-06-07 | Ｍｏｓ型集積回路の入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0444262A true JPH0444262A (ja) | 1992-02-14 |
Family
ID=15478887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2149606A Pending JPH0444262A (ja) | 1990-06-07 | 1990-06-07 | Ｍｏｓ型集積回路の入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0444262A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06177335A (ja) * | 1992-12-07 | 1994-06-24 | Nippon Steel Corp | 集積回路の入出力回路 |
| US5686751A (en) * | 1996-06-28 | 1997-11-11 | Winbond Electronics Corp. | Electrostatic discharge protection circuit triggered by capacitive-coupling |
| US6329694B1 (en) | 1998-06-30 | 2001-12-11 | Hyundai Electronics Industries Co., Inc. | Semiconductor device with ESD protective circuit |
| KR100504427B1 (ko) * | 1997-12-30 | 2005-10-19 | 주식회사 하이닉스반도체 | 반도체장치의노이즈클램핑회로 |
-
1990
- 1990-06-07 JP JP2149606A patent/JPH0444262A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06177335A (ja) * | 1992-12-07 | 1994-06-24 | Nippon Steel Corp | 集積回路の入出力回路 |
| US5686751A (en) * | 1996-06-28 | 1997-11-11 | Winbond Electronics Corp. | Electrostatic discharge protection circuit triggered by capacitive-coupling |
| USRE38222E1 (en) * | 1996-06-28 | 2003-08-19 | Winbond Electronics Corp. | Electrostatic discharge protection circuit triggered by capacitive-coupling |
| KR100504427B1 (ko) * | 1997-12-30 | 2005-10-19 | 주식회사 하이닉스반도체 | 반도체장치의노이즈클램핑회로 |
| US6329694B1 (en) | 1998-06-30 | 2001-12-11 | Hyundai Electronics Industries Co., Inc. | Semiconductor device with ESD protective circuit |
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