CN112670283A - 晶片外驱动器结构 - Google Patents

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Abstract

本发明公开了一种晶片外驱动器结构，包含多个上拉晶体管、多个下拉晶体管、多个第一类型的第一区域、多个第二类型的第二区域，以及多个电阻元件。第一区域和第二区域交错形成静电保护电路。多个电阻元件中的一个耦接上拉晶体管中的一个或下拉晶体管中的一个。电阻元件配置在第一区域和第二区域之间。通过设置电阻元件在静电保护二极管的P型掺杂区和N型掺杂区之间，可减少晶片外驱动器电路的整体布局面积。

Description

晶片外驱动器结构
技术领域
本发明是有关于一种晶片外驱动器(off chip driver，OCD)结构，且特别是具有静电保护电路的晶片外驱动器结构。
背景技术
一般在输入输出垫片(input/output pad)的设计中，静电放电(electrostaticdischarge，ESD)保护电路和晶片外驱动器(off chip driver，OCD)电路通常以围绕垫片的方式设置，且为了充足的静电放电保护表现及驱动讯号的能力而具有较大布局面积。
随着先进技术中晶片尺寸的缩小，由于布局面积的限制，静电放电保护电路和晶片外驱动器的布局设计更加困难。因此，如何在有效保护内部电路的同时减小布局面积是本领域的重要课题。
发明内容
本发明的目的在于提供一种晶片外驱动器结构，其可减少晶片外驱动器电路的整体布局面积。
本发明的一实施例是关于一种晶片外驱动器结构。晶片外驱动器结构包含多个上拉晶体管、多个下拉晶体管、多个第一类型的第一区域、多个第二类型的第二区域，以及多个电阻元件。第一区域和第二区域交错形成静电保护电路。多个电阻元件中的一个耦接上拉晶体管中的一个或下拉晶体管中的一个。电阻元件配置在第一区域和第二区域之间。
在部分实施例中，电阻元件由多晶硅或金属构成。
在部分实施例中，电阻元件由多晶硅或金属构成，电阻中每一个的电阻值是能根据多晶硅和金属的长度比例而调整的。
在部分实施例中，晶片外驱动器结构还包含多个浅沟槽隔离结构，配置在第一区域和第二区域之间，其中电阻元件设置在浅沟槽隔离结构之上。
在部分实施例中，第一区域、第二区域和浅沟槽隔离结构设置在第一层，电阻元件设置在不同于第一层的第二层。
在部分实施例中，第一区域、第二区域、浅沟槽隔离结构和电阻元件为在第一方向上延伸而互相平行的条状区域。
在部分实施例中，在垂直于第一方向的第二方向上，第一区域和第二区域以交错方式设置。
在部分实施例中，在垂直于第一方向的第二方向上，第一区域和第二区域中每一个被浅沟槽隔离结构夹在中间。
在部分实施例中，在垂直于第一方向的第二方向上，浅沟槽隔离结构中每一个被第一区域中的一个和第二区域中的一个夹在中间。
在部分实施例中，耦接至上拉晶体管的电阻元件设置在用以接收第一电压的第二区域与耦接至垫片的第一区域之间，耦接至下拉晶体管的电阻元件设置在用以接收第二电压的第一区域与耦接至垫片的第二区域之间。
综上所述，本发明的晶片外驱动器结构通过应用于上述各个实施例中，通过设置电阻元件在静电保护二极管的P型掺杂区和N型掺杂区之间，可减少晶片外驱动器电路的整体布局面积。
附图说明
图1是根据本发明的部分实施例所绘示的一种晶片外驱动器的电路示意图。
图2是根据本发明的部分实施例所绘示的一种具有静电保护二极管的上拉电路的示意图。
图3是根据本发明的图2实施例所绘示的一种静电保护二极管的剖面图。
图4是根据本发明的部分实施例所绘示的一种具有静电保护二极管的下拉电路的示意图。
图5是根据本发明的图4实施例所绘示的一种静电保护二极管的剖面图。
图6A～图6D是根据本发明的部分实施例所绘示的一种电阻元件的示意图。
主要附图标记说明：
100-晶片外驱动器电路，120-上拉电路，140-下拉电路，ESD-静电保护电路，PN、NP-静电保护二极管，PMOS、NMOS-晶体管，Ru1～Ru7、Rn1～Rn7-电阻，I/O-输入输出垫片，800-电源，900-接地，POWER-第一电压，GND-第二电压，102、103、105、106-主动区，104、107-栅极，109-连接线，122、144-P型掺杂区，124、142-N型掺杂区，122a、142a-侧边区域，122b、124b、142b、144b-条状区域，126、146-浅沟槽隔离结构，128、148-电阻元件，N1、N2、N3、N4、N5、N6、N7、N8-金属接点，X、Y、Z-方向，A-A’、B-B’-切线，P_sub-P型基板，N_well-N型井，R1、R2、R3、R4-电阻元件，U1、U2、U3、U4-部件。
具体实施方式
具体实施方式现在将在下文中参考附图更全面地描述本发明，附图中示出了本发明的示例性实施例。然而，本发明可以以许多不同的形式实施，不应该被解释为限于此处阐述的实施例。提供这些实施例是为了使本发明彻底和完整，并且向本领域技术人员充分传达本发明的范围。相同的附图标记表示相同的元件。
本文所使用的所有词汇具有其通常的意涵。上述的词汇在普遍常用的字典中的定义，在本说明书的内容中包含任一在此讨论的词汇的使用例子仅为示例，不应限制到本发明的范围与意涵。同样地，本发明亦不仅以于此说明书所示出的各种实施例为限。
在本文中，使用第一、第二等等的词汇，是用于描述各种元件、组件、区域、层与/或区块是可以被理解的。但是这些元件、组件、区域、层与/或区块不应该被这些术语所限制。这些词汇只限于用来辨别单一元件、组件、区域、层与/或区块。因此，在下文中的第一元件、组件、区域、层与/或区块也可被称为第二元件、组件、区域、层与/或区块，而不脱离本发明的本意。
关于本文中所使用的“耦接”或“连接”，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个元件相互操作或动作。
应当理解，当一个元件被称为在另一个元件“上”时，它可以直接在另一个元件上，或者可以在它们之间存在中间元件。当一个元素被称为“直接在”另一个元素上时，不存在中间元素。如这里所使用的，术语“及/或”包括一个或多个相关所列项目的任何和所有组合。
请参考图1。图1是根据本发明的部分实施例所绘示的一种晶片外驱动器电路100的示意图。如图1所示，晶片外驱动器(off chip driver，OCD)电路100包含上拉电路120、下拉电路140和静电保护(electrostatic discharge，ESD)电路ESD。静电保护电路ESD包含静电保护二极管PN和静电保护二极管NP。上拉电路120包含多个第一晶体管(例如，图1中所示的第一晶体管PMOS)和多个电阻(例如，电阻Ru1～Ru7)。下拉电路140包含多个第二晶体管(例如，图1中所示的第二晶体管NMOS)和多个电阻(例如，电阻Rn1～Rn7)。
多个第一晶体管的第一端耦接至电源800并用以接收第一电压POWER。多个第一晶体管的第二端分别耦接至电阻Ru1～Ru7的一端。而电阻Ru1～Ru7的另一端耦接至输入输出垫片I/O。
相似地，多个第二晶体管的第一端耦接至接地900并用以接收第二电压GND。多个第二晶体管的第二端分别耦接至电阻Rn1～Rn7的一端。电阻Rn1～Rn7的另一端耦接至输入输出垫片I/O。
静电保护二极管PN和上拉电路120以并联方式连接。静电保护二极管NP和下拉电路140以并联方式连接。具体而言，静电保护二极管PN的N接面耦接至电源800并用以接收第一电压POWER。静电保护二极管PN的P接面和静电保护二极管NP的N接面耦接至输入输出垫片I/O。静电保护二极管NP的P接面耦接至接地900并用以接收第二电压GND。
值得注意的是，绘示于图1中的七个第一晶体管、七个第二晶体管和十四个电阻仅为例子，并非用以限制本发明。本领域的技术人员可依实际需求调整晶体管和电阻的数量。
请一并参考图2和图3。图2是根据本发明的部分实施例所绘示的一种具有静电保护二极管PN的上拉电路120的示意图。图3是根据本发明的图2实施例所绘示的一种静电保护二极管PN的剖面图。为了方便且清楚说明，在多个第一晶体管中以标示第一晶体管PMOS作为代表。相似地，在电阻Ru1～Ru7中以标示电阻Ru1作为代表。
如图2所示，第一晶体管PMOS由主动区102、103和栅极104所构成。电阻Ru1由电阻元件128所构成。静电保护二极管PN由多个第一类型的第一区域(即，P型掺杂区122)和多个第二类型的第二区域(即，N型掺杂区124)所构成。换言之，在部分实施例中，第一类型是P型而第二类型是N型。然而，本发明不受到上述类型所限制，其他第一类型和第二类型的适当配置亦在本发明所涵盖的范围之内。
值得注意的是，在本发明说明书中P型或P型掺杂区是掺杂有三价杂质的区域，举例但不限于如半导体制造领域中已知的硼(B)、铝(Al)和镓(Ga)。此外，N型或N型掺杂区是掺杂有五价杂质的区域，举例但不限于如半导体制造领域已知的磷(P)、砷(As)和锑(Sb)。
在部分实施例中，栅极104设置并横跨在主动区102和主动区103上方。主动区102配置在栅极104的第一侧，而主动区103设置在栅极104的第二侧。主动区102用以接收第一电压POWER。主动区103耦接至电阻元件128，而电阻元件128耦接至输入输出垫片I/O。
具体而言，主动区102经由金属接点N1耦接至电源800(未示于图2中)。主动区103经由金属接点N2耦接至连接线109。电阻元件128经由金属接点N3耦接至连接线109。电阻元件128经由金属接点N4耦接至输入输出垫片I/O。
如此一来，通过连接电阻元件128至主动区103和输入输出垫片I/O，电阻元件128能够实现连接至第一晶体管PMOS和输入输出垫片I/O的电阻Ru1。
如图2所示，静电保护二极管PN由P型掺杂区122和N型掺杂区124所构成。在部分实施例中，P型掺杂区122由一对侧边区域122a和多个条状区域122b所构成。N型掺杂区124由多个条状区域124b所构成。
结构上，如图2所示，一对侧边区域122a是一对细长并在X方向上延伸的条状区域。条状区域122b和条状区域124b在Y方向上延伸并夹在一对侧边区域122a之间。此外，在X方向上，条状区域122b和条状区域124b以交错方式配置。
在部分实施例中，多个浅沟槽隔离结构(shallow trench isolations，STI)126连接在条状区域122b和条状区域124b之间。换言之，条状区域124b由浅沟槽隔离结构126所围绕，且浅沟槽隔离结构126被条状区域122b和侧边区域122a(即，P型掺杂区122)所围绕。
以不同角度说明，如图3所示，条状区域122b、条状区域124b和浅沟槽隔离结构126设置在P型基板P_sub上，而电阻元件128设置在浅沟槽隔离结构126之上。换言之，条状区域122b、条状区域124b和浅沟槽隔离结构126设置在第一层，而电阻元件128设置在不同于第一层的第二层。举例来说，电阻元件128可设置在第一金属层、第二金属层及/或第三金属层。
此外，如图3所示，条状区域122b和条状区域124b在X方向上以交错方式设置。换言之，每个条状区域122b和每个条状区域124b在X方向上被浅沟槽隔离结构126夹在中间，而每个浅沟槽隔离结构126在X方向上被夹在条状区域122b中的一个和条状区域124b中的一个之间。
如此一来，电阻元件128可设置在静电保护二极管PN的布局区域内。因此如图1所示的电阻Ru1～Ru7不需要占用额外的布局区域。也就是说，在相同尺寸的静电保护二极管PN的布局区域中，能设置静电保护二极管PN和电阻元件128。
请一并参考图4和图5。图4是根据本发明的部分实施例所绘示的一种具有静电保护二极管NP的下拉电路140的示意图。图5是根据本发明的图4实施例所绘示的一种静电保护二极管NP的剖面图。为了方便清楚说明，在多个第二晶体管中以标示第二晶体管NMOS作为代表。相似地，在电阻Rn1～Rn7中以标示电阻Rn1作为代表。
如图4所示，第二晶体管NMOS由主动区105、106和栅极107所构成。电阻Rn1由电阻元件148所构成。静电保护二极管NP由多个第一类型的第一区域(即，P型掺杂区144)和多个第二类型的第二区域(即，N型掺杂区142)所构成。
在部分实施例中，栅极107设置并横跨在主动区105和主动区106上方。主动区105设置在栅极107的第一侧，而主动区106设置在栅极107的第二侧。主动区105用以接收第二电压GND。主动区106耦接至电阻元件148，而电阻元件148耦接至输入输出垫片I/O。
具体而言，主动区105经由金属接点N5耦接至接地900(未绘示于图4)。主动区106经由金属接点N6耦接至连接线109。电阻元件148经由金属接点N7耦接至连接线109。电阻元件148经由金属接点N8耦接至输入输出垫片I/O。
如此一来，通过连接电阻元件148至主动区106和输入输出垫片I/O，电阻元件148能够实现连接至第二晶体管NMOS和输入输出垫片I/O的电阻Rn1。
如图4所示，静电保护二极管NP由N型掺杂区142和P型掺杂区144所构成。在部分实施例中，N型掺杂区142由一对侧边区域142a和多个条状区域142b所构成。P型掺杂区144由多个条状区域144b所构成。如图4所示，一对侧边区域142a是一对在X方向上延伸的条状区域。条状区域142b和条状区域144b在Y方向上延伸并夹在一对侧边区域142a之间。此外，在X方向上，条状区域142b和条状区域144b以交错方式配置。
在部分实施例中，多个浅沟槽隔离结构146连接在条状区域142b和条状区域144b之间。换言之，条状区域144b由浅沟槽隔离结构146所围绕，且浅沟槽隔离结构146被条状区域142b和侧边区域142a(即，N型掺杂区142)所围绕。
以不同角度说明，如图5所示，条状区域142b、条状区域144b和浅沟槽隔离结构146设置在N型井N_well之上，N型井N_well设置在P型基板P_sub上，而电阻元件148设置在浅沟槽隔离结构146之上。换言之，条状区域142b、条状区域144b和浅沟槽隔离结构146设置在第一层，而电阻元件128设置在不同于第一层的第二层。举例来说，电阻元件148可设置在第一金属层、第二金属层及/或第三金属层。
此外，如图5所示，条状区域142b和条状区域144b在X方向上以交错方式设置。换言之，每个条状区域142b和每个条状区域144b在X方向上被浅沟槽隔离结构146夹在中间，而每个浅沟槽隔离结构146在X方向上被夹在条状区域142b中的一个和条状区域144b中的一个之间。
如此一来，电阻元件148可设置在静电保护二极管NP的布局区域内。因此，如图1所示的电阻Rn1～Rn7不需要占用额外的布局区域。也就是说，在相同尺寸的静电保护二极管NP的布局区域中，能设置静电保护二极管NP和电阻元件148。
关于电阻元件128和148的详细说明，请参考图6A～图6D。图6A～图6D是根据本发明的部分实施例所绘示的一种电阻元件R1～R4的示意图。在部分实施例中，如图1所示的电阻Ru1～Ru7和Rn1～Rn7可由图6A～图6D中所示的电阻元件R1～R4所实现。如图6A所示，电阻元件R1由四个部件U1～U4所构成。相似地，如图6B～图6D所示，电阻元件R2、R3和R4分别由三个部件U1～U3、两个部件U1～U2和一个部件U1所构成。在部分实施例中，每个部件U1～U4可为多晶硅(polysilicon)。在其他部分实施例中，每个部件U1～U4可为金属。由于不同材质的不同导电性，因此每个电阻的阻值是能根据电阻元件的多晶硅和金属的长度比例而调整的。例如，当部件U1～U4是由导电体所连接的多晶硅结构，且电阻元件R1的阻值为4/4R时，电阻元件R2、R3和R4的阻值分别为3/4R、2/4R和1/4R。换言之，当电阻元件的多晶硅的长度越长时，电阻元件的阻值就越大。
值得注意的是，绘示于图中的四个部件及其长度仅为例子，并非用以限制本发明。本领域的技术人员可根据实际需求调整部件的数量、长度及其不同材料的比例。
需要说明的是，在不冲突的情况下，在本发明各个附图、实施例及实施例中的特征与电路可以相互组合。附图中所绘示的电路仅为示例之用，是简化以使说明简洁并便于理解，并非用以限制本发明。此外，上述各实施例中的各个装置、单元及元件可以由各种类型的数字或类比电路实现，亦可分别由不同的积体电路晶片实现，或整合至单一晶片。上述仅为例示，本发明并不以此为限。
综上所述，本发明通过应用上述各个实施例中，通过设置电阻元件在静电保护二极管的P型掺杂区和N型掺杂区之间，可减少晶片外驱动器电路的整体布局面积。
虽然本发明已以实施方式公开如上，然其并非限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求所界定的为准。

Claims (10)

1.一种晶片外驱动器结构，其特征在于，包含：
多个上拉晶体管；
多个下拉晶体管；
多个第一类型的第一区域；
多个第二类型的第二区域，其中所述多个第一区域和所述多个第二区域交错形成静电保护电路；以及
多个电阻元件，其中所述多个电阻元件中的一个耦接所述多个上拉晶体管中的一个或所述多个下拉晶体管中的一个，所述多个电阻元件配置在所述多个第一区域和所述多个第二区域之间。
2.如权利要求1所述的晶片外驱动器结构，其特征在于，所述多个电阻元件由多晶硅或金属构成。
3.如权利要求1所述的晶片外驱动器结构，其特征在于，所述多个电阻元件由多晶硅或金属构成，所述多个电阻中每一个的电阻值是能根据多晶硅和金属的长度比例而调整的。
4.如权利要求1所述的晶片外驱动器结构，其特征在于，还包含：
多个浅沟槽隔离结构，配置在所述多个第一区域和所述多个第二区域之间，其中所述多个电阻元件设置在所述多个浅沟槽隔离结构之上。
5.如权利要求4所述的晶片外驱动器结构，其特征在于，所述多个第一区域、所述多个第二区域和所述多个浅沟槽隔离结构设置在第一层，所述多个电阻元件设置在不同于所述第一层的第二层。
6.如权利要求4所述的晶片外驱动器结构，其特征在于，所述多个第一区域、所述多个第二区域、所述多个浅沟槽隔离结构和所述多个电阻元件为在第一方向上延伸而互相平行的条状区域。
7.如权利要求6所述的晶片外驱动器结构，其特征在于，在垂直于所述第一方向的第二方向上，所述多个第一区域和所述多个第二区域以交错方式设置。
8.如权利要求6所述的晶片外驱动器结构，其特征在于，在垂直于所述第一方向的第二方向上，所述多个第一区域和所述多个第二区域中的每一个被所述多个浅沟槽隔离结构夹在中间。
9.如权利要求6所述的晶片外驱动器结构，其特征在于，在垂直于所述第一方向的第二方向上，所述多个浅沟槽隔离结构中的每一个被所述多个第一区域中的一个和所述多个第二区域中的一个夹在中间。
10.如权利要求1所述的晶片外驱动器结构，其特征在于，耦接至所述多个上拉晶体管的所述多个电阻元件设置在用以接收第一电压的所述多个第二区域与耦接至垫片的所述多个第一区域之间，耦接至所述多个下拉晶体管的所述多个电阻元件设置在用以接收第二电压的所述多个第一区域与耦接至所述垫片的所述多个第二区域之间。
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