TW202117995A - 晶片外驅動器結構 - Google Patents

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Abstract

一種晶片外驅動器結構，包含複數個上拉電晶體、複數個下拉電晶體、複數個第一類型之第一區域、複數個第二類型之第二區域，以及複數個電阻元件。第一區域和第二區域交錯形成靜電保護電路。複數個電阻元件中之一者耦接上拉電晶體中之一者或下拉電晶體中之一者。電阻元件配置在第一區域和第二區域之間。

Description

晶片外驅動器結構
本揭示內容是有關於一種晶片外驅動器(off chip driver，OCD)結構，且特別是具有靜電保護電路的晶片外驅動器結構。
一般在輸入輸出墊片(input/output pad)的設計中，靜電放電(electrostatic discharge，ESD)保護電路和晶片外驅動器(off chip driver，OCD)電路通常以圍繞墊片的方式設置，且為了充足的靜電放電保護表現及驅動訊號的能力而具有較大布局面積。
隨著先進技術中晶片尺寸的縮小，由於佈局面積的限制，靜電放電保護電路和晶片外驅動器的佈局設計更加困難。因此，如何在有效保護內部電路的同時減小佈局面積是本領域的重要課題。
本揭示內容的一態樣係關於一種晶片外驅動器結構。晶片外驅動器結構包含複數個上拉電晶體、複數個下拉電晶體、複數個第一類型之第一區域、複數個第二類型之第二區 域，以及複數個電阻元件。第一區域和第二區域交錯形成靜電保護電路。複數個電阻元件中之一者耦接上拉電晶體中之一者或下拉電晶體中之一者。電阻元件配置在第一區域和第二區域之間。
100‧‧‧晶片外驅動器電路
120‧‧‧上拉電路
140‧‧‧下拉電路
ESD‧‧‧靜電保護電路
PN、NP‧‧‧靜電保護二極體
PMOS、NMOS‧‧‧電晶體
Ru1~Ru7、Rn1~Rn7‧‧‧電阻
I/O‧‧‧輸入輸出墊片
800‧‧‧電源
900‧‧‧接地
POWER‧‧‧第一電壓
GND‧‧‧第二電壓
102、103、105、106‧‧‧主動區
104、107‧‧‧閘極
109‧‧‧連接線
122、144‧‧‧P型摻雜區
124、142‧‧‧N型摻雜區
122a、142a‧‧‧側邊區域
122b、124b、142b、144b‧‧‧條狀區域
126、146‧‧‧淺溝槽隔離結構
128、148‧‧‧電阻元件
N1、N2、N3、N4、N5、N6、N7、N8‧‧‧金屬接點
X、Y、Z‧‧‧方向
A-A’、B-B’‧‧‧切線
P_sub‧‧‧P型基板
N_well‧‧‧N型井
R1、R2、R3、R4‧‧‧電阻元件
U1、U2、U3、U4‧‧‧部件
第1圖係根據本揭示內容之部分實施例所繪示的一種晶片外驅動器的電路示意圖。
第2圖係根據本揭示內容之部分實施例所繪示的一種具有靜電保護二極體的上拉電路的示意圖。
第3圖係根據本揭示內容之第2圖實施例所繪示的一種靜電保護二極體的剖面圖。
第4圖係根據本揭示內容之部分實施例所繪示的一種具有靜電保護二極體的下拉電路的示意圖。
第5圖係根據本揭示內容之第4圖實施例所繪示的一種靜電保護二極體的剖面圖。
第6A圖~第6D圖係根據本揭示內容之部分實施例所繪示的一種電阻元件的示意圖。
具體實施方式現在將在下文中參考附圖更全面地描述本揭示內容，附圖中示出了本案的示例性實施例。然而，本案可以以許多不同的形式實施，不應該被解釋為限於此處闡 述的實施例。提供這些實施例是為了使本揭示內容徹底和完整，並且向本領域技術人員充分傳達本揭示內容的範圍。相同的附圖標記表示相同的元件。
本文所使用的所有詞彙具有其通常的意涵。上述之詞彙在普遍常用之字典中之定義，在本說明書的內容中包含任一於此討論的詞彙之使用例子僅為示例，不應限制到本揭示內容之範圍與意涵。同樣地，本揭示內容亦不僅以於此說明書所示出的各種實施例為限。
在本文中，使用第一、第二等等之詞彙，是用於描述各種元件、組件、區域、層與/或區塊是可以被理解的。但是這些元件、組件、區域、層與/或區塊不應該被這些術語所限制。這些詞彙只限於用來辨別單一元件、組件、區域、層與/或區塊。因此，在下文中的一第一元件、組件、區域、層與/或區塊也可被稱為第二元件、組件、區域、層與/或區塊，而不脫離本案的本意。
關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。
應當理解，當一個元件被稱為在另一個元件「上」時，它可以直接在另一個元件上，或者可以在它們之間存在中間元件。當一個元素被稱為「直接在」另一個元素上時，不存在中間元素。如這裡所使用的，術語「及/或」包括一個或多個相關所列項目的任何和所有組合。
請參考第1圖。第1圖係根據本揭示內容之部分實 施例所繪示的一種晶片外驅動器電路100的示意圖。如第1圖所示，晶片外驅動器(off chip driver，OCD)電路100包含上拉電路120、下拉電路140和靜電保護(electrostatic discharge，ESD)電路ESD。靜電保護電路ESD包含靜電保護二極體PN和靜電保護二極體NP。上拉電路120包含複數個第一電晶體(例如，第1圖中所示的第一電晶體PMOS)和複數個電阻(例如，電阻Ru1~Ru7)。下拉電路140包含複數個第二電晶體(例如，第1圖中所示的第二電晶體NMOS)和複數個電阻(例如，電阻Rn1~Rn7)。
複數個第一電晶體的第一端耦接至電源800並用以接收第一電壓POWER。複數個第一電晶體的第二端分別耦接至電阻Ru1~Ru7的一端。而電阻Ru1~Ru7的另一端耦接至輸入輸出墊片I/O。
相似地，複數個第二電晶體的第一端耦接至接地900並用以接收第二電壓GND。複數個第二電晶體的第二端分別耦接至電阻Rn1~Rn7的一端。電阻Rn1~Rn7的另一端耦接至輸入輸出墊片I/O。
靜電保護二極體PN和上拉電路120以並聯方式連接。靜電保護二極體NP和下拉電路140以並聯方式連接。具體而言，靜電保護二極體PN的N接面耦接至電源800並用以接收第一電壓POWER。靜電保護二極體PN的P接面和靜電保護二極體NP的N接面耦接至輸入輸出墊片I/O。靜電保護二極體NP的P接面耦接至接地900並用以接收第二電壓GND。
值得注意的是，繪示於第1圖中的七個第一電晶 體、七個第二電晶體和十四個電阻僅為例子，並非用以限制本案。本領域具有通常知識者可依實際需求調整電晶體和電阻的數量。
請一併參考第2圖和第3圖。第2圖係根據本揭示內容之部分實施例所繪示的一種具有靜電保護二極體PN的上拉電路120的示意圖。第3圖係根據本揭示內容之第2圖實施例所繪示的一種靜電保護二極體PN的剖面圖。為了方便且清楚說明，在複數個第一電晶體中以標示第一電晶體PMOS作為代表。相似地，在電阻Ru1~Ru7中以標示電阻Ru1作為代表。
如第2圖所示，第一電晶體PMOS由主動區102、103和閘極104所構成。電阻Ru1由電阻元件128所構成。靜電保護二極體PN由複數個第一類型的第一區域(即，P型摻雜區122)和複數個第二類型的第二區域(即，N型摻雜區124)所構成。換言之，在部分實施例中，第一類型是P型而第二類型是N型。然而，本案不受到上述類型所限制，其他第一類型和第二類型的適當配置亦在本案所涵蓋的範圍之內。
值得注意的是，在本案說明書中P型或P型摻雜區是摻雜有三價雜質的區域，舉例但不限於如半導體製造領域中已知的硼(B)、鋁(Al)和鎵(Ga)。此外，N型或N型摻雜區是摻雜有五價雜質的區域，舉例但不限於如半導體製造領域已知的磷(P)、砷(As)和銻(Sb)。
在部分實施例中，閘極104設置並橫跨在主動區102和主動區103上方。主動區102配置在閘極104的第一側，而主動區103設置在閘極104的第二側。主動區102用以接收第 一電壓POWER。主動區103耦接至電阻元件128，而電阻元件128耦接至輸入輸出墊片I/O。
具體而言，主動區102經由金屬接點N1耦接至電源800(未示於第2圖中)。主動區103經由金屬接點N2耦接至連接線109。電阻元件128經由金屬接點N3耦接至連接線109。電阻元件128經由金屬接點N4耦接至輸入輸出墊片I/O。
如此一來，藉由連接電阻元件128至主動區103和輸入輸出墊片I/O，電阻元件128能夠實現連接至第一電晶體PMOS和輸入輸出墊片I/O的電阻Ru1。
如第2圖所示，靜電保護二極體PN由P型摻雜區122和N型摻雜區124所構成。在部分實施例中，P型摻雜區122由一對側邊區域122a和複數個條狀區域122b所構成。N型摻雜區124由複數個條狀區域124b所構成。
結構上，如第2圖所示，一對側邊區域122a是一對細長並在X方向上延伸的條狀區域。條狀區域122b和條狀區域124b在Y方向上延伸並夾在一對側邊區域122a之間。此外，在X方向上，條狀區域122b和條狀區域124b以交錯方式配置。
在部分實施例中，複數個淺溝槽隔離結構(shallow trench isolations，STI)126連接在條狀區域122b和條狀區域124b之間。換言之，條狀區域124b由淺溝槽隔離結構126所圍繞，且淺溝槽隔離結構126被條狀區域122b和側邊區域122a(即，P型摻雜區122)所圍繞。
以不同角度說明，如第3圖所示，條狀區域122b、條狀區域124b和淺溝槽隔離結構126設置在P型基板P_sub 上，而電阻元件128設置在淺溝槽隔離結構126之上。換言之，條狀區域122b、條狀區域124b和淺溝槽隔離結構126設置在第一層，而電阻元件128設置在不同於第一層的第二層。舉例來說，電阻元件128可設置在第一金屬層、第二金屬層及/或第三金屬層。
此外，如第3圖所示，條狀區域122b和條狀區域124b在X方向上以交錯方式設置。換言之，每個條狀區域122b和每個條狀區域124b在X方向上被淺溝槽隔離結構126夾在中間，而每個淺溝槽隔離結構126在X方向上被夾在條狀區域122b中之一者和條狀區域124b中之一者之間。
如此一來，電阻元件128可設置在靜電保護二極體PN的布局區域內。因此如第1圖所示之電阻Ru1~Ru7不需要占用額外的布局區域。也就是說，在相同尺寸的靜電保護二極體PN的布局區域中，能設置靜電保護二極體PN和電阻元件128。
請一併參考第4圖和第5圖。第4圖係根據本揭示內容之部分實施例所繪示的一種具有靜電保護二極體NP的下拉電路140的示意圖。第5圖係根據本揭示內容之第4圖實施例所繪示的一種靜電保護二極體NP的剖面圖。為了方便清楚說明，在複數個第二電晶體中以標示第二電晶體NMOS作為代表。相似地，在電阻Rn1~Rn7中以標示電阻Rn1作為代表。
如第4圖所示，第二電晶體NMOS由主動區105、106和閘極107所構成。電阻Rn1由電阻元件148所構成。靜電保護二極體NP由複數個第一類型的第一區域(即，P型摻雜區 144)和複數個第二類型的第二區域(即，N型摻雜區142)所構成。
在部分實施例中，閘極107設置並橫跨在主動區105和主動區106上方。主動區105設置在閘極107的第一側，而主動區106設置在閘極107的第二側。主動區105用以接收第二電壓GND。主動區106耦接至電阻元件148，而電阻元件148耦接至輸入輸出墊片I/O。
具體而言，主動區105經由金屬接點N5耦接至接地900(未繪示於第4圖)。主動區106經由金屬接點N6耦接至連接線109。電阻元件148經由金屬接點N7耦接至連接線109。電阻元件148經由金屬接點N8耦接至輸入輸出墊片I/O。
如此一來，藉由連接電阻元件148至主動區106和輸入輸出墊片I/O，電阻元件148能夠實現連接至第二電晶體NMOS和輸入輸出墊片I/O的電阻Rn1。
如第4圖所示，靜電保護二極體NP由N型摻雜區142和P型摻雜區144所構成。在部分實施例中，N型摻雜區142由一對側邊區域142a和複數個條狀區域142b所構成。P型摻雜區144由複數個條狀區域144b所構成。如第4圖所示，一對側邊區域142a是一對在X方向上延伸的條狀區域。條狀區域142b和條狀區域144b在Y方向上延伸並夾在一對側邊區域142a之間。此外，在X方向上，條狀區域142b和條狀區域144b以交錯方式配置。
在部分實施例中，複數個淺溝槽隔離結構146連接在條狀區域142b和條狀區域144b之間。換言之，條狀區域 144b由淺溝槽隔離結構146所圍繞，且淺溝槽隔離結構146被條狀區域142b和側邊區域142a(即，N型摻雜區142)所圍繞。
以不同角度說明，如第5圖所示，條狀區域142b、條狀區域144b和淺溝槽隔離結構146設置在N型井N_well之上，N型井N_well設置在P型基板P_sub上，而電阻元件148設置在淺溝槽隔離結構146之上。換言之，條狀區域142b、條狀區域144b和淺溝槽隔離結構146設置在第一層，而電阻元件128設置在不同於第一層的第二層。舉例來說，電阻元件148可設置在第一金屬層、第二金屬層及/或第三金屬層。
此外，如第5圖所示，條狀區域142b和條狀區域144b在X方向上以交錯方式設置。換言之，每個條狀區域142b和每個條狀區域144b在X方向上被淺溝槽隔離結構146夾在中間，而每個淺溝槽隔離結構146在X方向上被夾在條狀區域142b中之一者和條狀區域144b中之一者之間。
如此一來，電阻元件148可設置在靜電保護二極體NP的布局區域內。因此，如第1圖所示之電阻Rn1~Rn7不需要占用額外的布局區域。也就是說，在相同尺寸的靜電保護二極體NP的布局區域中，能設置靜電保護二極體NP和電阻元件148。
關於電阻元件128和148的詳細說明，請參考第6A圖~第6D圖。第6A圖~第6D圖係根據本揭示內容之部分實施例所繪示的一種電阻元件R1~R4的示意圖。在部分實施例中，如第1圖所示的電阻Ru1~Ru7和Rn1~Rn7可由第6A圖~第6D圖中所示的電阻元件R1~R4所實現。如第6A圖所 示，電阻元件R1由四個部件U1~U4所構成。相似地，如第6B圖~第6D圖所示，電阻元件R2、R3和R4分別由三個部件U1~U3、兩個部件U1~U2和一個部件U1所構成。在部分實施例中，每個部件U1~U4可為多晶矽(polysilicon)。在其他部分實施例中，每個部件U1~U4可為金屬。由於不同材質的不同導電性，因此每個電阻的阻值是能根據電阻元件的多晶矽和金屬的長度比例而調整的。例如，當部件U1~U4是由導電體所連接的多晶矽結構，且電阻元件R1的阻值為4/4R時，電阻元件R2、R3和R4的阻值分別為3/4R、2/4R和1/4R。換言之，當電阻元件的多晶矽的長度越長時，電阻元件的阻值就越大。
值得注意的是，繪示於圖中的四個部件及其長度僅為例子，並非用以限制本案。本領域具有通常知識者可根據實際需求調整部件的數量、長度及其不同材料的比例。
需要說明的是，在不衝突的情況下，在本揭示內容各個圖式、實施例及實施例中的特徵與電路可以相互組合。圖式中所繪示的電路僅為示例之用，係簡化以使說明簡潔並便於理解，並非用以限制本案。此外，上述各實施例中的各個裝置、單元及元件可以由各種類型的數位或類比電路實現，亦可分別由不同的積體電路晶片實現，或整合至單一晶片。上述僅為例示，本揭示內容並不以此為限。
綜上所述，本案透過應用上述各個實施例中，藉由設置電阻元件在靜電保護二極體的P型摻雜區和N型摻雜區之間，可減少晶片外驅動器電路的整體布局面積。
雖然本案已以實施方式揭露如上，然其並非限定本案，任何熟習此技藝者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。
102、103‧‧‧主動區
104‧‧‧閘極
109‧‧‧連接線
122‧‧‧P型摻雜區
124‧‧‧N型摻雜區
122a‧‧‧側邊區域
122b、124b‧‧‧條狀區域
126‧‧‧淺溝槽隔離結構
128‧‧‧電阻元件
PMOS‧‧‧電晶體
Ru1‧‧‧電阻
I/O‧‧‧輸入輸出墊片
N1、N2、N3、N4‧‧‧金屬接點
X、Y、Z‧‧‧方向

Claims (10)

  1. 一種晶片外驅動器結構，包含：
    複數個上拉電晶體；
    複數個下拉電晶體；
    複數個第一類型之第一區域；
    複數個第二類型之第二區域，其中該些第一區域和該些第二區域交錯形成一靜電保護電路；以及
    複數個電阻元件，其中該些電阻元件中之一者耦接該些上拉電晶體中之一者或該些下拉電晶體中之一者，該些電阻元件配置在該些第一區域和該些第二區域之間。
  2. 如請求項1所述之晶片外驅動器結構，其中該些電阻元件由多晶矽或金屬構成。
  3. 如請求項1所述之晶片外驅動器結構，其中該些電阻元件由多晶矽或金屬構成，該些電阻中每一者的電阻值是能根據多晶矽和金屬的長度比例而調整的。
  4. 如請求項1所述之晶片外驅動器結構，更包含：
    複數個淺溝槽隔離結構，配置在該些第一區域和該些第二區域之間，其中該些電阻元件設置在該些淺溝槽隔離結構之上。
  5. 如請求項4所述之晶片外驅動器結構，其中 該些第一區域、該些第二區域和該些淺溝槽隔離結構設置在一第一層，該些電阻元件設置在不同於該第一層的一第二層。
  6. 如請求項4所述之晶片外驅動器結構，其中該些第一區域、該些第二區域、該些淺溝槽隔離結構和該些電阻元件為在一第一方向上延伸而互相平行的條狀區域。
  7. 如請求項6所述之晶片外驅動器結構，其中在垂直於該第一方向的一第二方向上，該些第一區域和該些第二區域以交錯方式設置。
  8. 如請求項6所述之晶片外驅動器結構，其中在垂直於該第一方向的一第二方向上，該些第一區域和該些第二區域中每一者被該些淺溝槽隔離結構夾在中間。
  9. 如請求項6所述之晶片外驅動器結構，其中在垂直於該第一方向的一第二方向上，該些淺溝槽隔離結構中每一者被該些第一區域中之一者和該些第二區域中之一者夾在中間。
  10. 如請求項1所述之晶片外驅動器結構，其中耦接至該些上拉電晶體的該些電阻元件設置在用以接收一第一電壓的該些第二區域與耦接至一墊片的該些第一區域之間，耦接至該些下拉電晶體的該些電阻元件設置在用以接收一第二電壓的該些第一區域與耦接至該墊片的該些第二區域 之間。
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