JP5352062B2 - 静電気保護回路 - Google Patents
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Description
本発明の他のアスペクトに係る静電気保護回路は、第1の端子と、第2の端子と、第1および第2の端子間にゲートおよびソースを接続するMOSトランジスタと、第1および第2の端子間を接続する第1の静電気保護素子と、MOSトランジスタのドレインとゲート間を接続する第2の静電気保護素子と、を備え、第1の端子は、入力端子であって、第2の端子は、電源端子または接地端子であって、入力端子を入力とする入力回路を備え、入力回路は、入力用の差動増幅回路を含み、MOSトランジスタは、差動増幅回路における差動対の一方のトランジスタである。
本発明のさらに他のアスペクトに係る静電気保護回路は、第1の端子と、第2の端子と、第1および第2の端子間にゲートおよびソースを接続するMOSトランジスタと、第1および第2の端子間を接続する第1の静電気保護素子と、MOSトランジスタのドレインとゲート間を接続する第2の静電気保護素子と、を備え、第1の端子は、入力端子であって、第2の端子は、電源端子または接地端子であって、入力端子を入力とする入力回路を備え、入力回路は、入力用の差動増幅回路を含み、MOSトランジスタは、差動増幅回路における差動対のソースに接続される電流源用のトランジスタである。
50 P基板
51a、51b N+拡散層
52a、52b 素子間分離酸化膜
53a ソース電極
53b ドレイン電極
54a、54b N−拡散層
55 側壁酸化膜
56 ゲート絶縁膜
57 多結晶シリコン
58 ゲート電極
59a、59b シリサイド層
C1、C2 容量素子
GND 接地端子
In 入力端子
N1、N2、N3、N11、N12、N4 Nchトランジスタ
P1 Pchトランジスタ
R1、R2、R3、Rb 抵抗素子
VDD 電源端子
Vias バイアス電圧
Claims (6)
- 第1の端子と、
第2の端子と、
前記第1および第2の端子間にゲートおよびソースを接続するMOSトランジスタと、
前記第1および第2の端子間を接続する第1の静電気保護素子と、
前記MOSトランジスタのドレインとゲート間を接続する第2の静電気保護素子と、
を備え、
前記第1の端子は、入力端子であって、
前記第2の端子は、電源端子または接地端子であって、
前記入力端子を入力とする入力回路を備え、
前記MOSトランジスタは、前記入力回路に含まれ、前記MOSトランジスタのドレインは、外部接続端子に接続されること無く、内部回路に接続されることを特徴とする静電気保護回路。 - 第1の端子と、
第2の端子と、
前記第1および第2の端子間にゲートおよびソースを接続するMOSトランジスタと、
前記第1および第2の端子間を接続する第1の静電気保護素子と、
前記MOSトランジスタのドレインとゲート間を接続する第2の静電気保護素子と、
を備え、
前記第1の端子は、入力端子であって、
前記第2の端子は、電源端子または接地端子であって、
前記入力端子を入力とする入力回路を備え、
前記入力回路は、入力用の差動増幅回路を含み、
前記MOSトランジスタは、前記差動増幅回路における差動対の一方のトランジスタであることを特徴とする静電気保護回路。 - 第1の端子と、
第2の端子と、
前記第1および第2の端子間にゲートおよびソースを接続するMOSトランジスタと、
前記第1および第2の端子間を接続する第1の静電気保護素子と、
前記MOSトランジスタのドレインとゲート間を接続する第2の静電気保護素子と、
を備え、
前記第1の端子は、入力端子であって、
前記第2の端子は、電源端子または接地端子であって、
前記入力端子を入力とする入力回路を備え、
前記入力回路は、入力用の差動増幅回路を含み、
前記MOSトランジスタは、前記差動増幅回路における差動対のソースに接続される電流源用のトランジスタであることを特徴とする静電気保護回路。 - 前記第1の端子に静電気が印加されることで前記第2の静電気保護素子に流れる電流と、前記MOSトランジスタにおけるソースに係る寄生抵抗とによって、前記MOSトランジスタのゲート絶縁膜間電圧の最大値を所望の値以下に制限するように構成することを特徴とする請求項1乃至3のいずれか一に記載の静電気保護回路。
- 前記MOSトランジスタのゲートと前記第1の端子間に、前記第2の静電気保護素子に流れる電流と同じ電流が流れる回路を含むことを特徴とする請求項4記載の静電気保護回路。
- 請求項1乃至5のいずれか一に記載の静電気保護回路を備える半導体装置。
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