JP2004266044A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体基板11上に形成された内部回路12を保護する、静電保護回路を有する半導体装置であって、前記半導体基板11上に、当該半導体基板の外縁に沿うように形成された、P型またはN型の極性である第1の不純物拡散層20を有し、前記静電保護回路は前記第1の不純物拡散層20と、当該第1の不純物拡散層と異なる極性のN型またはP型の極性の第2の不純物拡散層が接することで形成されるPN接合を含むことを特徴とする半導体装置。
【選択図】 図3
Description
【発明の属する技術分野】
本発明は、半導体装置に係り、特に、静電放電保護を行う保護回路を内臓した半導体装置に関する。
【0002】
近年の高集積化が進んだ半導体装置において、積載される半導体集積回路を構成する素子は微小であり、静電気放電(ESD;electrostatic discharge)により、容易に破壊される。このため、半導体集積回路には、外部で発生した静電気放電から内部回路を保護するための静電保護回路が設置されている。
【0003】
【従来の技術】
前記したような、静電保護回路が設置された半導体装置100の概略を、以下図1に示す。
【0004】
図1を参照するに、Siからなる半導体基板101上に形成される半導体装置100の概略は、当該半導体基板101上に内部回路102が形成されてなる。
【0005】
さらに前記半導体基板101上には、当該内部回路102の電源ラインが接続された電源電圧端子103、当該内部回路102の接地ラインが接続された接地端子104および当該内部回路102の信号ライン(I/Oライン)が接続された2つの信号端子105が設置されている。
【0006】
また、前記半導体基板101の外縁に沿うように、前記半導体基板101の電位を取るための半導体基板101と同じ極性の拡散層109が形成されている。
【0007】
前記したように、半導体装置100においては前記内部回路102を保護するために静電保護回路が設置されており、例えば、図中に示すように、前記電源電圧端子103に隣接して保護回路106、また前記信号端子105に隣接して保護回路107および108が設置されている。前記保護回路106〜108は例えばダイオードからなり、以下図2に示す等価回路を形成している。ただし図中、先に説明した部分には同一の参照符号を付し、一部説明を省略する。
【0008】
図2を参照するに、前記内部回路102には、電源ラインL1、信号ラインL2および接地ラインL3が接続されている。前記保護回路106は、前記電源ラインL1と前記接地ラインL3の間に、前記保護回路107は前記電源ラインL1と前記信号ラインL2の間に、また前記保護回路108は前記信号ラインL2と前記接地ラインL3の間にそれぞれ設置されている。
【0009】
前記保護回路106〜108はそれぞれダイオードからなり、静電気などによって外部端子103,104,105に過大な電圧が加わった場合に、ダイオード106,107,108がオン状態となり接地GNDに電流を流すことにより、前記内部回路102に過電流が流れて当該内部回路102が破壊されるのを防止している。また、さらに前記信号ラインL2には、抵抗R1を挿入して、過電流が前記内部回路102に流れにくいようにしている。
【0010】
【特許文献1】
特開2002−289779
【0011】
【発明が解決しようとする課題】
しかし、前記したような静電保護回路を半導体装置に設置する場合、例えば前記保護回路106〜108などのダイオードなどからなる保護回路を当該半導体装置に組み込むための設置スペースが必要となるために、半導体装置の小型化の上で問題となり、また高集積化の上でも問題となっていた。
【0012】
さらに、前記したダイオードを用いた保護回路の場合、保護回路のクランプ能力を向上させて回路保護の能力を向上させようとすると、ダイオードを大きくする必要があり、前記した小型化、高集積化が困難になる問題があった。
【0013】
そこで、本発明では上記の課題を解決した静電保護回路を有する半導体装置を提供することを課題としている。
【0014】
本発明の具体的課題は、半導体装置の小型化・高集積化を可能とする省スペース型の静電保護回路を有する半導体装置を提供することである。
【0015】
本発明の別の課題は、半導体素子の内部回路の保護能力を向上させて、静電気放電などの外乱要因の耐性にすぐれた半導体装置を提供することである。
【0016】
【課題を解決するための手段】
本発明は、上記の課題を、半導体基板上に形成された内部回路を保護する、静電保護回路を有する半導体装置であって、前記半導体基板上に、当該半導体基板の外縁に沿うように形成された、P型またはN型の極性である第1の不純物拡散層を有し、前記静電保護回路は前記第1の不純物拡散層と、当該第1の不純物拡散層と異なる極性のN型またはP型の極性の第2の不純物拡散層が接することで形成されるPN接合を含むことを特徴とする半導体装置により、解決する。
【0017】
本名発明によれば、半導体装置の内部回路を、当該半導体装置の外縁部に沿うように形成したPN接合を含む静電保護回路で保護する構成とした。そのため、従来使用されることがなかった半導体装置外縁部に沿った、前記半導体措置の端部に近い領域を、静電保護回路の配設箇所として有効に利用することが可能となった。
【0018】
そのため、従来静電保護回路を設置するために確保していた領域が不用となり、半導体装置を小型化することが可能となる。また、従来確保していた領域を内部回路の形成のために利用して集積度を向上させることも可能である。
【0019】
さらに、前記したように外縁部に沿った端部を利用した静電保護回路を用いたことにより、静電保護回路を形成するPN接合を有するダイオードやトランジスタなど保護回路を形成する素子の面積を増大させることが可能となり、保護回路のインピーダンスを低下させることが容易にできるために、保護回路のクランプ能力が向上して内部回路の保護能力を向上させることができる。
【0020】
【発明の実施の形態】
次に、本発明による実施の形態を、図面に基づき、以下に説明する。
[第1実施例]
図3(A)〜(C)は、本発明による静電保護回路を有する半導体装置10を示した図である。図3(A)は前記半導体装置10の平面図を、図3(B)は前記半導体装置10のX部の拡大図を、図3(C)は図3(B)に示した拡大図の断面図をそれぞれ示している。
【0021】
まず、図3(A)を参照するに、半導体装置10の概略は、例えばP型のSi基板11の上に、例えば、電界効果トランジスタ、バイポーラトランジスタ、メモリセルなどの素子を含む内部回路12が形成された構造となっている。
【0022】
前記内部回路12の電源ラインLd(図4で後述)は、前記半導体基板11の端部の一角に形成された電源電圧端子13に接続され、また前記内部回路の接地ラインLg(図4で後述)は同様に前記半導体基板11の端部の一角に形成された接地端子14に接続されている。
【0023】
また、前記内部回路のI/O信号の通信を行う信号ラインLs(図4で後述)が接続された、2つの信号接続端15が同様に前記半導体基板11の隅に配設されている。
【0024】
また、前記半導体基板11の外縁部に沿うように、前記半導体装置10の端部には、前記半導体装置10の外縁に沿うようにして、前記内部回路12を囲むように、前記電源電圧端子13に接続された、N型不純物拡散層からなるN型配線層20が形成されている。さらに前記N型配線層20の周囲には、前記接地端子14に接続された、高濃度P型不純物拡散層からなるP型配線層19が、同様に前記半導体装置10の外縁部に前記内部回路12を囲むように形成されている。
【0025】
前記したN型配線層20およびP型配線層19の様子を、図3(A)のXで示した部分を拡大した図3(B)およびY−Y断面図である図3(C)でみてみると、前記N型配線層20を囲むように、前記P型配線層19が形成されていることがわかる。
【0026】
このように、前記N型配線層20と前記P型配線層19が接するPN接合面を形成することで、当該PN接合面を含むダイオードが形成される。そのため、前記電源電圧端子13が接続される前記電源ラインLdと、前記接地端子14が接続される前記接地ラインLgの間にダイオードが挿入されることになり、このダイオードが静電保護回路として機能する。
【0027】
また、前記信号接続端子15に隣接して、前記信号ラインLsと、前記電源ラインLdの間に挿入されるダイオードを含む保護素子17が設置されている。同様に前記信号接続端子15に隣接して、前記信号ラインLsと前記接地ラインLgの間に挿入されるダイオードを含む保護素子18が設置されている。
【0028】
このような、前記した内部回路12を含む保護回路の状態を以下図4に等価回路図として示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【0029】
図4を参照するに、前記内部回路12には、前記電源ラインLd、前記接地ラインLgおよび信号ラインLsが接続されている。前記電源ラインLdと前記接地ラインLgの間には前記N型配線層20と前記P型配線層19からなるダイオートを含む保護回路Cが挿入されている。
【0030】
この保護回路Cは、例えば静電放電などにより静電気などによってダイオードの降伏電圧を超える電圧が加わった場合に、逆方向に電流が流れることにより、前記内部回路12に過電流が流れて当該内部回路12が破壊されるのを防止している。
【0031】
前術したように、従来素子が形成されることがなかった半導体装置の端部に前記保護回路Cを設置したことにより、従来保護回路のために利用されていた半導体10の領域を有効に利用することが可能になる。たとえば、前記内部回路12の設置スペースとして利用することにより、前記半導体装置10の集積度を向上させることが可能となる。また、従来必要とされた保護回路設置領域が不用となるために前記半導体装置10を小型化することも可能である。
【0032】
さらに、半導体装置の端部を有効に利用することで、従来用いていたダイオードなどの保護素子に比べて面積が飛躍的に大きい保護素子を形成することができる。
【0033】
例えば前記N型配線層20と前記P型配線層19によって形成されるPN接合面を含むダイオードの場合、従来のように電源電圧接続端子に隣接して設置する場合に比べて飛躍的に形成できるダイオードの面積が大きくすることが可能であり、そのため前記保護回路Cのインピーダンスを低くすることが可能となる。
【0034】
そのため、静電放電による前記内部回路12の保護のためのクランプ能力が向上して内部回路の保護能力を向上させることが可能となる。
【0035】
また、前記N型配線層20の周囲に高濃度であるP型不純物拡散層である前記P型配線層19を形成しているが、これは形成されるダイオードの降伏電圧を下げるためにこのような構造としている。すなわち、前記保護回路Cのダイオードの降伏電圧を下げて、前記内部回路12の降伏電圧より低い値とすることで、前記内部回路12を確実に破壊から保護する構造としている。また、必要とされる降伏電圧によって高濃度P型不純物拡散層は省略することが可能であり、その場合は前記N型配線層20と前記半導体基板11がPN接合面を形成して前記した高濃度P型不純物拡散層を形成した場合と同様の効果を奏する。
【0036】
また、このように前記P型配線層19の不純物濃度を調整することで、前記内部回路12の構造、すなわち耐圧能力によって適切な保護回路の降伏電圧に調整することができる。同様に、前記N型配線層20の不純物濃度を調整することでも同様な調整を行う事ができる。
【0037】
さらに、前記保護素子17からなるダイオードを含む保護回路Aおよび保護素子18からなるダイオードを含む保護回路Bが、それぞれ前記電源ラインLdと前記信号ラインLsの間および前記信号ラインLsと前記接地ラインLgの間にそれぞれ挿入されて、保護回路として前記内部回路12を保護している。前記信号ラインには抵抗r1が設置されて前記内部回路12を保護している。
【0038】
また、このような静電保護回路を有する半導体装置10は、N型Si基板を用いても同様に形成することが可能である。
[第2実施例]
図5(A)〜(C)は、前記半導体装置10の変形例であり、N型Si基板からなる半導体基板11Aを用いた場合の静電保護回路を有する半導体装置10Aを示したものである。ただし図中、先に説明した部分には同一の参照符号を付し、一部説明を省略する。
【0039】
まず、図5(A)を参照するに、N型Si基板からなる半導体基板11Aの上に前記内部回路12が形成されており、図4(A)の場合と同様に前記電源電圧端子13、前記接地端子14および前記信号端子15などが形成されている。また、前記保護素子17、18が形成されている部分も前記半導体装置10の場合と同一である。
【0040】
本実施例の場合は、前記接地端子14にP型不純物拡散層からなるP型配線層22が接続されている。
【0041】
また、図4(B)の前記半導体装置10Aの拡大図および図4(C)の断面図に示すように、前記P型配線層22の周囲には、高濃度N型不純物拡散層からなるN型配線層21が形成されている。
【0042】
このように、半導体基板の極性が異なるため、前記半導体装置10の場合と比較するとP型不純物拡散層で形成される配線層と、N型不純物拡散層で形成される配線層の位置関係が逆になっている。等価回路としては第1実施例の場合に示した図4と同じになる。
【0043】
本実施例の場合も、前記した第1実施例の場合と同じように、前記P型配線層22とN型配線層21のPN接合面を含むダイオードが、前記電源ラインLdおよび前記接地ラインLgの間に挿入されて前記保護回路Cとして機能する。
【0044】
そのため、第1実施例の場合と同様な効果がある。すわなち、従来素子が形成されることがなかった半導体装置の端部に前記保護回路Cを設置したことにより、前記半導体装置10Aの集積度を向上させる、または前記半導体装置10を小型化することが可能となる。
【0045】
さらに、面積が大きい保護素子を形成できるため、保護回路のインピーダンスを低くすることが可能となり、内部回路の保護能力を向上させることが可能となる。
【0046】
また、第1実施例の場合と同様に、前記P型配線層22または前記N型配線層21の不純物濃度を調整することにより、前記内部回路12に応じた保護回路の降伏電圧に調整することができる。その場合、必要とされる降伏電圧によって高濃度N型不純物拡散層は省略することが可能であり、その場合は前記P型配線層22と前記半導体基板11AがPN接合面を形成して前記した高濃度N型不純物拡散層を形成した場合と同様の効果を奏する。
【0047】
また、前記第1実施例の別の変形例として、図4の等価回路図における保護回路Aを、前記保護回路Cと同様に半導体素子の端部に形成した半導体装置10Bを次に示す。
[第3実施例]
図6(A)〜(C)は、前記半導体装置10の変形例であり、図4に示した等価回路図における保護回路Bを、前記保護回路Cと同様に半導体素子の端部に形成した半導体装置10Bを示したものである。ただし図中、先に説明した部分には同一の参照符号を付し、一部説明を省略する。
【0048】
図6(A)は前記半導体装置10Bの平面図を、図6(B)は前記半導体装置10BのX部の拡大図を、図6(C)は図6(B)に示した拡大図の断面図をそれぞれ示している。
【0049】
図6(A)を参照するに、前記半導体装置10の場合と同様に、P型Si基板からなる前記半導体基板11の外縁部に沿うように、前記半導体装置10の端部には前記内部回路12を囲むように前記接地端子14に接続された、高濃度P型不純物拡散層からなるP型配線層19が形成されている。
【0050】
本実施例の場合、前記P型配線層19と略平行に、さらに前記P型配線層19に覆われるように、前記電源電圧端子13に接続されるN型不純物拡散層からなるN型配線層20aが、例えば略L字型に形成されている。
【0051】
また、図6(B)に示した、X部の拡大図および当該拡大図の断面図である図6(C)に示すように、先にP型配線層19を拡散形成し、その上にN型配線層20aが拡散形成されている。
【0052】
このようにして形成された、前記P型配線層19と前記N型配線層20のPN接合面によって形成されるダイオードを含む回路が、前記した図4における保護回路Cとして前記電源ラインLdと前記接地ラインLgの間に挿入されている。
【0053】
また、本実施例においてはさらに、図3において前記した保護素子18に換わる保護素子を以下のように前記半導体装置10Bの端部に設置して、前記した図4の等価回路における保護回路Bとしている。
【0054】
まず、前記P型配線層19に囲まれるように、略L字状にN型不純物拡散層からなるN型配線層20bを形成して、それを前記信号端子15に接続する。そのため、前記P型配線層19とN型配線層20bによってPN接合面を有するダイオードを含む保護素子が形成され、図4の等価回路図における保護素子Bとして機能する。
【0055】
このように、本実施例においては、前記保護回路Cに加えて、前記保護回路Bも、従来素子や回路が形成されることがなかった半導体装置の端部に設置した。
【0056】
前記保護回路Cに加えて前記保護回路Bを、前記半導体装置10Bの端部に、前記内部回路12を囲むように設置したことにより、従来保護回路のために利用されていた半導体装置の領域をさらに有効に利用することが可能になる。たとえば、前記内部回路12の設置スペースとして利用することにより、前記半導体装置10の集積度を向上させることが可能となる。また、従来必要とされた保護回路設置領域が不用となるために前記半導体装置10Bを小型化することも可能である。
【0057】
さらに、半導体装置の端部を有効に利用することで、従来用いていたダイオードなどの保護素子に比べて面積が飛躍的に大きい保護素子を形成することができる。
【0058】
例えば前記N型配線層20aと前記P型配線層19によって形成されるPN接合面を含むダイオードまたは前記N型配線層20bと前記P型配線層19を含むダイオードの場合、従来のように電源電圧接続端子や信号端子に隣接して設置する場合に比べて飛躍的に形成できるダイオードの面積が大きくすることが可能であり、そのため前記保護回路Cおよび前記保護回路Bのインピーダンスを低くすることが可能となる。
【0059】
そのため、静電放電による前記内部回路12の保護のためのクランプ能力が向上して内部回路の保護能力を向上させることが可能となる。
【0060】
また、前記N型配線層20aおよび前記N型配線層20bの周囲に高濃度であるP型不純物拡散層である前記P型配線層19を形成しているが、これは形成されるダイオードの降伏電圧を下げるためにこのような構造としている。すなわち、前記保護回路Cおよび前記保護回路Bのダイオードの降伏電圧を下げて、前記内部回路12の降伏電圧より低い値とすることで、前記内部回路12を確実に破壊から保護する構造としている。また、必要とされる降伏電圧によって高濃度P型不純物拡散層は省略することが可能であり、その場合は前記N型配線層20と前記半導体基板11がPN接合面を形成して前記した高濃度P型不純物拡散層を形成した場合と同様の効果を奏する。
【0061】
また、このように前記N型配線層19の不純物濃度を調整することで、前記内部回路12の構造、すなわち耐圧能力によって適切な保護回路の降伏電圧に調整することができる。同様に、前記P型配線層20a、20bの不純物濃度を調整することで同様な調整を行う事ができる。
【0062】
また、このような静電保護回路を有する半導体装置10Bは、N型Si基板を用いても同様に形成することが可能である。
[第4実施例]
図7(A)〜(C)は、前記半導体装置10Bの変形例であり、N型Si基板を用いて形成した、半導体装置10Cの例である。ただし図中、先に説明した部分には同一の参照符号を付し、一部説明を省略する。
【0063】
図7(A)は前記半導体装置10Cの平面図を、図7(B)は前記半導体装置10CのX部の拡大図を、図7(C)は図7(B)に示した拡大図の断面図をそれぞれ示している。
【0064】
図7(A)を参照するに、N型Si基板からなる前記半導体基板11Aの外縁部に沿うように、前記半導体装置10Cの端部には前記内部回路12を囲むように前記電源電圧端子13に接続された、高濃度N型不純物拡散層からなるN型配線層21が形成されている。
【0065】
本実施例の場合、前記N型配線層21と略平行に、さらに前記N型配線層21に覆われるように、前記接地端子14に接続されるP型不純物拡散層からなるP型配線層22aが、例えば略L字型に形成されている。
【0066】
また、図7(B)に示した、X部の拡大図および当該拡大図の断面図である図7(C)に示すように、前記P型配線層22aを覆うように、前記N型配線層21が形成されている様子がわかる。
【0067】
このようにして形成された、前記N型配線層21とP型配線層22aのPN接合面によって形成されるダイオードを含む回路が、前記した図2における保護回路Cとして前記電源ラインLdと前記接地ラインLgの間に挿入されている。
【0068】
また、本実施例においてはさらに、図6において前記した保護素子17に換わる保護素子を以下のように前記半導体装置10Cの端部に設置して、前記した図4の等価回路における保護回路Aとしている。
【0069】
まず、前記N型配線層21に囲まれるように、略L字状にN型不純物拡散層からなるP型配線層22bを形成して、それを前記信号端子15に接続する。そのため、前記N型配線層21とP型配線層22bによってPN接合面を有するダイオードを含む保護素子が形成され、前記した図4の等価回路図における保護回路Aとして機能する。
【0070】
このように、本実施例においては、前記保護回路Cに加えて前記保護回路Aも、従来素子や回路が形成されることがなかった半導体装置の端部に設置した。
【0071】
前記保護回路Cに加えて前記保護回路Aを、前記半導体装置10Bの端部に前記内部回路12を囲むように設置したことにより、従来保護回路のために利用されていた半導体装置の領域をさらに有効に利用することが可能になる。たとえば、前記内部回路12の設置スペースとして利用することにより、前記半導体装置10の集積度を向上させることが可能となる。また、従来必要とされた保護回路設置領域が不用となるために前記半導体装置10Cを小型化することも可能である。
【0072】
さらに、半導体装置の端部を有効に利用することで、従来用いていたダイオードなどの保護素子に比べて面積が大きい保護素子を形成することができる。
【0073】
例えば前記P型配線層22aと前記N型配線層21によって形成されるPN接合面を含むダイオードまたは前記P型配線層22bと前記N型配線層21を含むダイオードの場合、従来のように電源電圧接続端子または信号端子に隣接して設置する場合に比べてダイオードの面積が大きくでき、そのため前記保護回路Cおよび前記保護回路Aのインピーダンスを低くすることが可能となる。
【0074】
そのため、静電放電による前記内部回路12の保護のためのクランプ能力が向上して内部回路の保護能力を向上させることが可能となる。
【0075】
また、前記P型配線層22aおよび前記P型配線層22bの周囲に高濃度であるN型不純物拡散層である前記N型配線層21を形成しているが、これは形成されるダイオードの降伏電圧を下げるためにこのような構造としている。すなわち、前記保護回路Cおよび前記保護回路Aのダイオードの降伏電圧を下げて、前記内部回路12の降伏電圧より低い値とすることで、前記内部回路12を確実に破壊から保護する構造としている。また、必要とされる降伏電圧によって高濃度N型不純物拡散層は省略することが可能であり、その場合は前記P型配線層22aおよび22bと前記半導体基板11AがPN接合面を形成して前記した高濃度N型不純物拡散層を形成した場合と同様の効果を奏する。
【0076】
また、このように前記N型配線層21の不純物濃度を調整することで、前記内部回路12の構造、すなわち耐圧能力によって適切な保護回路の降伏電圧に調整することができる。同様に、前記P型配線層22a、22bの不純物濃度を調整することでも同様な調整を行う事ができる。
[第5実施例]
また、さらに前記した図3における半導体装置10において、保護素子17および18の双方を、半導体装置の端部に形成した半導体装置10Dの例を次に、図8(A)〜(E)に示す。
【0077】
図8(A)は前記半導体装置10Dの平面図を、図8(B)、(D)は前記半導体装置10DのX部、Y部のそれぞれの拡大図を、図8(C)、(E)は図8(B)、(D)に示した拡大図のそれぞれの断面図を示している。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【0078】
まず、図8(A)を参照するに、本実施例の場合は、半導体装置10Dの端部に前記内部回路12を囲むように、例えば略コの字状に高濃度のP型不純物拡散層からなる、前記接地端子14に接続されたP型配線層23が形成されている。これは、後述するN型不純物拡散層からなる配線層とPN接合を形成して前記内部回路12の保護素子とするためである。
【0079】
前記P型配線層23に略平行に、前記P型配線層23に覆われるように前記電源電圧端子13に接続されたN型不純物拡散層からなるN型配線層24aが略L字状に形成されている。
【0080】
また、図8(B)に示した、X部の拡大図および当該拡大図の断面図である図8(C)に示すように、前記N配線24aを覆うように、前記P配線23が形成されている様子がわかる。
【0081】
このようにして形成された、前記P型配線層23とN型配線層24aのPN接合面によって形成されるダイオードを含む回路が、前記した図4における保護回路Cとして前記電源ラインLdと前記接地ラインLgの間に挿入されている。
【0082】
また、図3において前記した保護素子18に換わる保護素子を以下のように前記半導体装置10Dの端部に設置して、前記した図4の等価回路における保護回路Bとしている。
【0083】
まず、前記P型配線層23に囲まれるように、N型不純物拡散層からなるN型配線層24bを形成して、それを前記信号端子15に接続する。そのため、前記P型配線層23とN型配線層24bによってPN接合面を有するダイオードを含む保護素子が形成され、前記した図4の等価回路図における保護回路Bとして機能する。
【0084】
また、さらに本実施例においては、図3において前記した保護素子17に換わる保護素子を後述するように前記半導体装置10Dの端部に設置して、前記した図4の等価回路における保護回路Aとしている。
【0085】
まず、前記半導体10Dの端部に高濃度のN型不純物拡散層からなる前記電源電圧端子13に接続された、N型配線層25が形成されている。そこに、前記N型配線層25に覆われるように、前記信号端子15に接続されたP型不純物拡散層からなるP型配線層26が形成されている。
【0086】
また、図8(D)に示した、X’部の拡大図および当該拡大図の断面図である図8(E)に示すように、前記P型配線層26を覆うように、前記N型配線層25が形成されている様子がわかる。
【0087】
このように、前記N型配線層25に覆われるように、P型不純物拡散層からなるP型配線層26を形成して、それが前記信号端子15に接続されているために、前記N型配線層25とP型配線層26によって形成されるPN接合面を有するダイオードを含む保護素子が、前記した図4の等価回路図における保護回路Aとして機能している。
【0088】
このように、本実施例においては、前記保護回路Cに加えて前記保護回路Bおよび前記保護回路Aを、従来素子や回路が形成されることがなかった半導体装置の端部に設置した。
【0089】
前記保護回路C、前記保護回路Bさらに前記保護回路Aを、前記半導体装置10Dの端部に前記内部回路12を囲むように設置したことにより、従来保護回路のために利用されていた半導体装置の領域をさらに有効に利用することが可能になる。たとえば、前記内部回路12の設置スペースとして利用することにより、前記半導体装置10Dの集積度を向上させることが可能となる。また、従来必要とされた保護回路設置領域が不用となるために前記半導体装置10Dを小型化することも可能である。
【0090】
さらに、半導体装置の端部を有効に利用することで、従来用いていたダイオードなどの保護素子に比べて面積が大きい保護素子を形成することができる。
【0091】
例えば前記N型配線層24aと前記P型配線層23、前記N型配線層24bと前記P型配線層23および前記P型配線層26と前記N型配線層25によって形成されるPN接合を含むダイオードの場合、従来のように電源接続端子、接地端子および信号端子に隣接して設置する場合に比べてダイオードの面積が大きくでき、そのため前記保護回路C、前記保護回路Bおよび保護回路Aのインピーダンスを低くすることが可能となる。
【0092】
そのため、静電放電による前記内部回路12の保護のためのクランプ能力が向上して内部回路の保護能力を向上させることが可能となる。
【0093】
また、前記N型配線層24aおよび前記N型配線層24bの周囲に高濃度であるP型不純物拡散層である前記P型配線層23を形成しているが、これは形成されるダイオードの降伏電圧を下げるためにこのような構造としている。すなわち、前記保護回路Cおよび前記保護回路Bのダイオードの降伏電圧を下げて、前記内部回路12の降伏電圧より低い値とすることで、前記内部回路12を確実に破壊から保護する構造としている。また、必要とされる降伏電圧によって高濃度P型不純物拡散層は省略することが可能であり、その場合は前記N型配線層24a、24bと前記半導体基板11がPN接合面を形成して前記した高濃度P型不純物拡散層を形成した場合と同様の効果を奏する。
【0094】
同様に、前記P型配線層26の周囲に高濃度であるN型不純物拡散層25を形成しているが、これは形成されるダイオードの降伏電圧を下げるためにこのような構造としている。すなわたい、前記保護回路Aのダイオードの降伏電圧を下げて、前記内部回路12の降伏電圧より低い値とすることで、前記内部回路12を確実に破壊から保護する構造としている。
【0095】
また、このように前記P型配線層23または前記N型配線層25の不純物濃度を調整することで、前記内部回路12の構造、すなわち耐圧能力によって適切な保護回路の降伏電圧に調整することができる。同様に、前記N型配線層24a、24bおよび前記P型配線層26の不純物濃度を調整することでも同様な調整を行う事ができる。
【0096】
また、このような静電保護回路を有する半導体装置10Dは、N型Si基板を用いても同様に形成することが可能である。
[第6実施例]
図9(A)〜(E)は、前記した半導体装置10Dと同様に、前記保護素子17および18の双方を、半導体装置の端部に形成した場合で、半導体基板にN型Si基板を用いた例を示す。
【0097】
図9(A)は前記半導体装置10Eの平面図を、図9(B)、(D)は前記半導体装置10EのX部、Y部のそれぞれの拡大図を、図9(C)、(E)は図9(B)、(D)に示した拡大図のそれぞれの断面図を示している。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【0098】
まず、図9(A)を参照するに、本実施例の場合は、半導体装置10Eの端部に前記内部回路12を囲むように、例えば略コの字状に高濃度のN型不純物拡散層からなる、電源電圧端子13と接続されたN型配線層27が形成されている。これは、後述するP型不純物拡散層からなる配線層とPN接合を形成して前記内部回路12の保護素子とするためである。
【0099】
前記N型配線層27に略平行に、前記N型配線層27に覆われるように前記接地端子13に接続されたP型不純物拡散層からなるP型配線層28aが略L字状に形成されている。
【0100】
また、図9(B)に示した、X部の拡大図および当該拡大図の断面図である図9(C)に示すように、前記P配線28aを覆うように、前記N配線27が形成されている様子がわかる。
【0101】
このようにして形成された、前記N型配線層27と前記P型配線層28aのPN接合面によって形成されるダイオードを含む回路が、前記した図4における保護回路Cとして前記電源ラインLdと前記接地ラインLgの間に挿入されている。
【0102】
また、図3において前記した保護素子17に換わる保護素子を以下のように前記半導体装置10Eの端部に設置して、前記した図4の等価回路における保護回路Aとしている。
【0103】
まず、前記N型配線層27に囲まれるように、P型不純物拡散層からなるP型配線層28bを形成して、それを前記信号端子15に接続する。そのため、前記N型配線層27とP型配線層28bによってPN接合面を有するダイオードを含む保護素子が形成され、前記した図4の等価回路図における保護回路Aとして機能する。
【0104】
また、さらに本実施例においては、図3において前記した保護素子18に換わる保護素子を後述するように前記半導体装置10Eの端部に設置して、前記した図4の等価回路における保護回路Bとしている。
【0105】
まず、前記半導体10Eの端部に高濃度のP型不純物拡散層からなる前記接地端子14に接続された、P型配線層30が形成されている。そこに、前記P型配線層30に覆われるように、前記信号端子15に接続されたN型不純物拡散層からなるN型配線層31が形成されている。
【0106】
また、図9(D)に示した、Y部の拡大図および当該拡大図の断面図である図9(E)に示すように、前記N型配線層31を覆うように、前記P型配線層30が形成されている様子がわかる。
【0107】
このように、前記P型配線層30に覆われるように、N型不純物拡散層からなるN型配線層31を形成して、それが前記信号端子15に接続されているために、前記P型配線層30とN型配線層31によって形成されるPN接合面を有するダイオードを含む保護素子が、前記した図4の等価回路図における保護回路Bとして機能する。
【0108】
このように、本実施例においては、前記保護回路Cに加えて前記保護回路Aおよび前記保護回路Bを、従来素子や回路が形成されることがなかった半導体装置の端部に設置した。
【0109】
前記保護回路C、前記保護回路Bさらに前記保護回路Aを、前記半導体装置10Eの端部に前記内部回路12を囲むように設置したことにより、従来保護回路のために利用されていた半導体装置の領域をさらに有効に利用することが可能になる。たとえば、前記内部回路12の設置スペースとして利用することにより、前記半導体装置10Eの集積度を向上させることが可能となる。また、従来必要とされた保護回路設置領域が不用となるために前記半導体装置10Eを小型化することも可能である。
【0110】
さらに、半導体装置の端部を有効に利用することで、従来用いていたダイオードなどの保護素子に比べて面積が大きい保護素子を形成することができる。
【0111】
例えば前記P型配線層28aと前記N型配線層27、前記P型配線層28bと前記N型配線層27および前記N型配線層31と前記P型配線層30によって形成されるPN接合を含むダイオードの場合、従来のように電源接続端子、接地端子および信号端子に隣接して設置する場合に比べてダイオードの面積が大きくすることが可能となり、そのため前記保護回路C、前記保護回路Aおよび保護回路Bのインピーダンスを低くすることが可能となる。
【0112】
そのため、静電放電による前記内部回路12の保護のためのクランプ能力が向上して内部回路の保護能力を向上させることが可能となる。
【0113】
また、前記P型配線層28aおよび前記P型配線層28bの周囲に高濃度であるN型不純物拡散層である前記N型配線層27を形成しているが、これは形成されるダイオードの降伏電圧を下げるためにこのような構造としている。すなわち、前記保護回路Cおよび前記保護回路Aのダイオードの降伏電圧を下げて、前記内部回路12の降伏電圧より低い値とすることで、前記内部回路12を確実に破壊から保護する構造としている。また、必要とされる降伏電圧によって高濃度N型不純物拡散層は省略することが可能であり、その場合は前記P型配線層28a、28bと前記半導体基板11がPN接合面を形成して前記した高濃度N型不純物拡散層を形成した場合と同様の効果を奏する。
【0114】
同様に、前記N型配線層31の周囲に高濃度であるP型不純物拡散層30を形成しているが、これは形成されるダイオードの降伏電圧を下げるためにこのような構造としている。すなわち、前記保護回路Bのダイオードの降伏電圧を下げて、前記内部回路12の降伏電圧より低い値とすることで、前記内部回路12を確実に破壊から保護する構造としている。
【0115】
また、このように前記N型配線層27または前記P型配線層30の不純物濃度を調整することで、前記内部回路12の構造、すなわち耐圧能力によって適切な保護回路の降伏電圧に調整することができる。同様に、前記P型配線層28a、28bおよび前記N型配線層31の不純物濃度を調整することでも同様な調整を行う事ができる。
[第7実施例]
また、前記したように半導体装置の端部に内部回路を囲むようにPN接合を含む保護素子を形成する方法を記述したが、さらに以下に示すように様々な変形、変更が可能である。
【0116】
図10(A)〜(B)は、前記半導体基板11の端部にPN接合を含む保護素子を形成する別の方法を示したものである。図10(A)は平面図を、図10(B)は、Y−Y断面での断面図を示す。
【0117】
図10(A)を参照するに、内部回路が形成された半導体基板11上に内部回路を囲むように当該内部回路を保護する保護素子が形成されている。この場合、高純度P型不純物拡散層からなるP型配線層32が形成され、さらに前記P型配線層32上に、N型不純物拡散層からなるN型配線層33が形成されている。
【0118】
また、さらに前記P型配線層32に略平行に高純度N型不純物拡散層からなるN型配線層34を形成し、さらに前記N型配線層34上にP型不純物拡散層からなるP型配線層35を形成する。
【0119】
このようにPN接合を有するダイオードを含む保護素子を、半導体装置の端部に平行に複数形成することができる。この場合も前記したように、保護素子の形成領域を節約することが可能であり、さらにダイオードの面積を大きくして保護素子の内部回路保護能力を向上させることが可能となる。
【0120】
このように半導体装置端部に任意にPN接合を含む保護素子を形成することが可能であり、様々な変形・変更が可能となる。
[第8実施例]
また、前記した保護素子はPN接合を含むダイオードを用いた例を示したが、次に示すように、さらに不純物拡散領域とPN接合面を追加してPNP構造、もしくはNPN構造として半導体装置端部にバイポーラトランジスタを形成して内部回路の保護素子とすることが可能である。
【0121】
図11(A)〜(B)は、前記半導体基板11の端部にバイポーラトランジスタを形成した例であり、図11(A)は平面図を、図11(B)はY―Y断面での断面図をそれぞれ示す。
【0122】
半導体基板11の端部に、N型不純物拡散層からなるN型配線層36を形成し、図11(B)に示すように、前記N型配線層36に囲まれるようにP型不純物拡散層からなるP型配線層37を形成する。
【0123】
さらに前記P型配線層37に囲まれるようにN型不純物拡散層からなるN型配線層38を形成し、NPN構造を形成してバイポーラトランジスタを形成する。
【0124】
このようにして形成したバイポーラトランジスタを、内部回路の保護回路として用いて保護回路を有する半導体装置を形成することができる。
【0125】
この場合、実施例1〜7に記載した効果と同様の効果が得られることに加えて、さらにトランジスタを用いているためにインピーダンスを下げることが容易である。すなわち、保護回路のクランプ能力が高く、大電流に耐える、内部回路の保護能力に優れた保護回路を形成することが可能である。
[第9実施例]
前記したように、トランジスタを用いて形成した保護回路を有する半導体装置の等価回路図を図12に示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【0126】
図4における保護回路A、BおよびCが、バイポーラトランジスタからなる保護回路Ta、TbおよびTcに置き換えられている。この場合、前記したように、ダイオードを用いた場合にくらべて保護回路のインピーダンスをさらに低下させることが可能であり、保護回路の能力を向上させることが可能となる。
[第10実施例]
また、さらに図13に前記したバイポーラトランジスタと、ダイオードを組み合わせた保護回路を有する等価回路図を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【0127】
この場合、前記した図12における回路にさらにダイオードからなる保護回路A〜Cを追加して、トランジスタとダイオードの双方による保護回路を形成している。これは電流の立ち上がりに対して高速に対応できるダイオードと、ダイオードに比較して低インピーダンス化が可能なトランジスタを組み合わせることにより、大電流に対して迅速にかつクランプ能力が高い回路保護機能を有するという効果がある。
[第11実施例]
また、前記した図13の場合に加えて、図14に示すようにさらに抵抗R2および抵抗R3を負荷して、内部回路の保護を図ることが可能である。この場合さらに内部回路の保護能力が高くなる。
【0128】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【0129】
例えば、半導体装置端部に前記したPN接合、およびトランジスタを任意に配置し、必要に応じて個数を増減するなどして組み合わせることでさらに電流の立ち上がりに対して迅速でクランプ能力の高い保護回路を形成することが可能である。
【0130】
【発明の効果】
本名発明によれば、半導体装置の内部回路を、当該半導体装置の外縁部に沿うように形成したPN接合を含む静電保護回路で保護する構成とした。そのため、従来使用されることがなかった半導体装置外縁部に沿った、前記半導体措置の端部に近い領域を、静電保護回路の配設箇所として有効に利用することが可能となった。
【0131】
そのため、従来静電保護回路を設置するために確保していた領域が不用となり、半導体装置を小型化することが可能となる。また、従来確保していた領域を内部回路の形成のために利用して集積度を向上させることも可能となった。
【0132】
また、前記したように外縁部に沿った端部を利用した静電保護回路を用いたことにより、静電保護回路を形成するPN接合を有するダイオードやトランジスタなど保護回路を形成する素子の面積を増大させることが可能となり、保護回路のインピーダンスを低下させることが容易にできるために、保護回路のクランプ能力が向上して内部回路の保護能力を向上させることが可能となった。
【図面の簡単な説明】
【図1】静電保護回路を有する従来の半導体装置の概略図である。
【図2】静電保護回路を有する従来の半導体装置の等価回路を示す図である。
【図3】(A)〜(C)は、本発明による静電保護回路を有する半導体装置の概略図(その1)である。
【図4】本発明による静電保護回路を有する半導体装置の等価回路を示す図(その1)である。
【図5】(A)〜(C)は、本発明による静電保護回路を有する半導体装置の概略図(その2)である。
【図6】(A)〜(C)は、本発明による静電保護回路を有する半導体装置の概略図(その3)である。
【図7】(A)〜(C)は、本発明による静電保護回路を有する半導体装置の概略図(その4)である。
【図8】(A)〜(E)は、本発明による静電保護回路を有する半導体装置の概略図(その5)である。
【図9】(A)〜(E)は、本発明による静電保護回路を有する半導体装置の概略図(その5)である。
【図10】(A)〜(B)は、本発明による静電保護回路を有する半導体装置の保護回路の形成方法を示す図(その1)である。
【図11】(A)〜(B)は、本発明による静電保護回路を有する半導体装置の保護回路の形成方法を示す図(その2)である。
【図12】本発明による静電保護回路を有する半導体装置の等価回路を示す図(その2)である。
【図13】本発明による静電保護回路を有する半導体装置の等価回路を示す図(その3)である。
【図14】本発明による静電保護回路を有する半導体装置の等価回路を示す図(その4)である。
【符号の説明】
10,10A,10B,10C,10D,10E,100 半導体装置
11,101 半導体基板
12,102 内部回路
13,103 電源電圧端子
14.104 接地端子
15,105 信号端子
17,18,106,107,108 保護素子
109 電位配線
19,20,20a,20b,21,22、22a,22b,23,24a,24b,27,28a,28b,30,31,32,33,34,35,36,37,38 配線層
R1,r1,r2,r3 抵抗
A,B,C,Ta,Tb,Tc 保護回路
Claims (10)
- 半導体基板上に形成された内部回路を保護する、静電保護回路を有する半導体装置であって、
前記半導体基板上に、当該半導体基板の外縁に沿うように形成された、P型またはN型の極性である第1の不純物拡散層を有し、
前記静電保護回路は前記第1の不純物拡散層と、当該第1の不純物拡散層と異なる極性のN型またはP型の第2の不純物拡散層が接することで形成されるPN接合を含むことを特徴とする半導体装置。 - 前記半導体基板は前記第1の不純物拡散層と異なる極性であるN型またはP型のSi基板からなることを特徴とする請求項1記載の半導体装置。
- 前記半導体基板を前記第2の不純物拡散層として用いたことを特徴とする請求項2記載の半導体装置。
- 前記第2の不純物拡散層は前記半導体基板上に当該半導体基板の外縁に沿うように形成され、前記半導体基板と同じN型またはP型の極性であり、不純物濃度が前記Si基板より高いことを特徴とする請求項2記載の半導体装置。
- 前記第2の不純物拡散層の不純物濃度を変化させることで、前記静電保護回路の降伏電圧を調整することを可能としたことを特徴とする請求項4記載の半導体装置の製造方法。
- 前記内部回路は電源ライン、接地ライン、信号ラインを有し、
前記静電保護回路は前記電源ラインと接地ラインの間に挿入されることを特徴とする請求項1〜5のうち、いずれか1項記載の半導体装置。 - 前記静電保護回路を前記電源ラインと前記信号ラインの間に挿入したことを特徴とする請求項6記載の半導体装置。
- 前記静電保護回路を前記接地ラインと信号ラインの間に挿入したことを特徴とする請求項6記載の半導体装置。
- 前記半導体基板は前記第1の不純物拡散層と同じ極性であるP型またはN型のSi基板からなることを特徴とする請求項1記載の半導体装置。
- 前記第2の不純物拡散層は前記半導体基板上に当該半導体基板の外縁に沿うように形成されることを特徴とする請求項9記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003053750A JP4695823B2 (ja) | 2003-02-28 | 2003-02-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003053750A JP4695823B2 (ja) | 2003-02-28 | 2003-02-28 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004266044A true JP2004266044A (ja) | 2004-09-24 |
JP4695823B2 JP4695823B2 (ja) | 2011-06-08 |
Family
ID=33118267
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003053750A Expired - Fee Related JP4695823B2 (ja) | 2003-02-28 | 2003-02-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4695823B2 (ja) |
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---|---|
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Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050624 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080124 |
|
A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A02 | Decision of refusal |
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A521 | Request for written amendment filed |
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|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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A521 | Request for written amendment filed |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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