KR100624270B1 - 플래시 메모리의 보호회로 - Google Patents

Abstract

본 발명은 플래시 메모리의 보호회로에 관한 것으로, I/O패드와 접속되는 A노드와 전원전압 사이에 접속되는 풀-업 트랜지스터, A노드와 Vss 사이에 접속되는 풀-다운 트랜지스터, A노드와 출력버퍼가 접속된 B노드사이에 접속되는 저항, B노드와 Vss사이에 접속되는 트리거 트랜지스터를 포함하여 이루어진다.

I/O패드, 보호회로, 바이폴라 동작

Description

플래시 메모리의 보호회로{Protection circuit of flash memory}

도 1은 종래의 보호회로의 회로도이다.

도 2는 본 발명에 따른 보호회로의 회로도이다.

도 3은 도 2의 트리거 트랜지스터 동작 개념도.

* 도면의 주요 부분에 대한 부호의 설명 *

30: I/O 패드 40:출력버퍼

50:컨트롤게이트 60:플로팅 게이트

80:채널

본 발명은 플래시 메모리의 보호회로에 관한 것이다.

일반적으로 MOS회로는 내부적으로 5볼트 내외의 전압으로 동작하게 설계되어 있다. 그러나 그들은 여러 원인등으로 인하여 그 이상의 높은 전압에 노출된 경우가 발생하게 되는데, 이러한 상황에서는 MOS소자의 게이트 산화막 파괴 현상 등이 발생되어 소자가 파괴되거나 혹은 미세하게 손상되어 신뢰성에 심각한 영향을 미치게 된다.

일반적으로 MOS소자들은 전술한 바와 같은 문제점을 방지하기 위하여 보호회로를 구비하고 있다.

도 1을 참조하여 종래의 보호회로의 구성을 살펴보면 다음과 같다.

제1노드(node-1)에는 I/O패드가 접속되고, 제1노드(node-1)와 전원전압(Vcc)사이에는 풀-업 트랜지스터인 제1NMOS트랜지스터(N1)가 접속된다. 그리고 제1노드(node-1)와 Vss사이에는 풀-다운 트랜지스터인 NMOS트랜지스터(N2)가 접속된다. 제1노드(node-1)와 제2노드(node-2)사이에는 저항(R1)이 접속되어 있으며, 제2노드(node-2)와 Vss사이에는 트리거 트랜지스터인 NMOS트랜지스터(N3)가 접속된다. 또한 제2노드(node-2)에는 출력버퍼가 접속된다.

동작을 살펴보면 다음과 같다.

I/O패드에 고전압이 들어올 경우 저항(R1)은 그 고전압을 강하시키고, NMOS트랜지스터(N3)는 펀치 쓰루(punch thru)를 일으켜 Vss쪽으로 전류가 빠져나가도록 하여 I/O패드에는 고전압이 거의 인가되지 못하도록 동작을 한다.

이때, NMOS트랜지스터(N3)의 게이트 폭은 20㎛이며, 게이트 길이는 1㎛이다.

NMOS트랜지스터(N3)가 동작하기 위해서는 먼저 정션 브레이크 다운(junction break down)이 일어나야 하는데, 정션 브레이크 다운이 발생하기 위해서는 높은 전압이 인가되어 있어야 한다. 따라서 NMOS트랜지스터(N3)에 높은 전압이 인가되어 있는 동안 다른 회로에도 높은 전압이 인가되므로 회로에 스트레스가 가해지는 문제점이 있었다.

따라서 본 발명은, 트리거 트랜지스터에 인가되는 전압이 정션 브레이크 다운 전압까지 올라가지 않고 트리거 트랜지스터를 동작시킬 수 있는 플래시 메모리의 보호회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명에 따른 플래시 메모리의 보호회로는, I/O패드와 접속되는 A노드와 전원전압사이에는 접속되는 풀-업 트랜지스터, A노드와 Vss 사이에 접속되는 풀-다운 트랜지스터, A노드와 출력버퍼가 접속된 B노드사이에 접속되는 저항, B노드와 Vss사이에 접속되는 트리거 트랜지스터를 포함하여 이루어지는 것을 특징으로 하는 구성이다. 그리고 트리거 트랜지스터는, 플래시 메모리의 스택 셀 형태로 이루어지며, 게이트 길이는 0.35 내지 1㎛, 게이트 폭은 20 내지 30㎛, 커플링된 게이트 전압은 1내지 2볼트, 정션과 게이트는 0.05 내지 1㎛이내에서 오버랩되는 것을 특징으로 하는 구성이다.

이하에서는 첨부된 도면을 참조하여 본 발명을 상세하게 설명하겠다.

도 2를 참조하여 본 발명에 따른 보호회로를 설명하면 다음과 같다.

노드A에는 I/O패드(30)가 접속되고, 노드A와 전원전압(Vcc)사이에는 풀-업 트랜지스터인 NMOS트랜지스터(N4)가 접속된다. 그리고 노드A와 Vss사이에는 풀-다운 트랜지스터인 NMOS트랜지스터(N5)가 접속된다. 노드A와 노드B사이에는 저항(R2)이 접속되어 있으며, 노드B와 Vss사이에는 트리거 트랜지스터인 플래시셀(FC)이 접속된다. 또한 노드B에는 출력버퍼(40)가 접속된다.

전술한 트리거 트랜지스터(FC)는 플래시 메모리의 스택 셀 형태로 이루어지는데, 트리거 트랜지스터(FC)의 바이폴라 동작(Bipolar action)을 최적화하기 위하여 트리거 트랜지스터(FC)의 게이트 길이는 0.35 내지 1㎛이며, 게이트 폭은 20 내지 30㎛ 가 된다.

이때, 정션(junction)의 게이트 커플링을 증가시키기 위하여 정션과 게이트는 0.05 내지 1㎛이내에서 오버랩되며, 전자-홀 페어(electron-hall pair)가 최대가 되도록 커플링된 게이트 전압은 1내지 2볼트가 된다.

이하에서는 도 3을 참조하여 플래시 셀에서의 동작을 설명하도록 한다.

CDM 재플링(zappling)시 플로팅 게이트(60)에 커플링(coupling)에 의한 전압이 인가되어 채널의 일측에는 약반전(weak-inversion)층(A)이 형성된다. 약반전층이 형성되면 그 반대편에는 전자-홀 페어(electron-hole pair)(B)가 많이 발생한다. 그에 따라서 기판에 홀 전류가 증가하게 된다.

그에 따라서 플래시 셀의 바이폴라 동작이 그 만큼 빨리 발생하여 전류를 Vss로 패스시킨다. 즉, 상기 I/O패드(30)에 인가되는 전압이, 상기 NMOS트랜지스터(N4 또는 N5)의 정션 브레이크 다운 전압보다 더 낮은 전압일 때, 트리거 트랜지스터(FC)가 동작하여, 상기 I/O패드(30)에 인가되는 전압에 따른 전류를 Vss로 패스시킨다. 결국, CDM(charged device model) 재핑(zapping)에 의한 스트레스를 적게 받게 되어 더욱 높은 전압의 CDM 재핑에서의 스트레스에서도 보호가 가능하다.

본 발명에 따른 플래시 메모리의 보호회로에 의하면, 트리거 트랜지스터 플로팅 게이트의 커플링에 의하여 채널이 약반전되어 전자-홀 페어가 발생되고 기판 홀 전류가 증가하므로 바이폴라 동작이 조기에 발생하여 전류를 패스시킴으로써 스트레스를 감소시킬 수 있다.

Claims (6)

1. I/O패드와 접속되는 제1 노드와, 전원전압 사이에 접속되는 풀-업 트랜지스터,

   상기 제1 노드와 Vss 사이에 접속되는 풀-다운 트랜지스터,

   출력 버퍼가 접속된 제2 노드와, 상기 제1 노드 사이에 접속되는 저항,

   상기 제2 노드와 Vss 사이에 접속되는 트리거 트랜지스터를 포함하고,

   상기 I/O패드에 인가되는 전압이, 상기 풀-업 또는 풀-다운 트랜지스터의 정션 브레이크 다운 전압보다 더 낮은 전압일 때, 상기 트리거 트랜지스터가 상기 I/O 패드에 인가되는 전압에 따른 전류를 Vss로 패스시키는 것을 특징으로 하는 플래시 메모리의 보호회로.
2. 제 1항에 있어서,

   상기 트리거 트랜지스터는, 플래시 메모리의 스택 셀 형태로 이루어지는 것을 특징으로 하는 플래시 메모리의 보호회로.
3. 제 2항에 있어서,

   상기 트리거 트랜지스터의 게이트 길이는 0.35 내지 1㎛인 것을 특징으로 하는 플래시 메모리의 보호회로.
4. 제 2항에 있어서,

   상기 트리거 트랜지스터의 게이트 폭은 20 내지 30㎛인 것을 특징으로 하는 플래시 메모리의 보호회로.
5. 제 2항에 있어서,

   상기 트리거 트랜지스터의 커플링된 게이트 전압은 1내지 2볼트 인 것을 특징으로 하는 플래시 메모리의 보호회로.
6. 제 2항에 있어서,

   상기 트리거 트랜지스터의 정션과 게이트는 0.05 내지 1㎛이내에서 오버랩되는 것을 특징으로 하는 플래시 메모리의 보호회로.

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