KR100314647B1 - 반도체소자의방전보호회로 - Google Patents

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Abstract

1. 청구 범위에 기재된 발명이 속하는 기술 분야
본 발명은 반도체 소자의 정전기 방전 보호 회로에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
정전기 방전(Electrostatic Discharge; ESD) 잽핑(zapping)을 하는 도전성 패드의 도전성 라인이 게이트 라인과 중첩되지 않아 스냅-백(snap-back) 현상이 늦게 일어나고, 이에 따라 높은 전압에서 ESD 스트레스가 오래 가해져 ESD 보호 패일(fail)이 발생하는 문제점을 해결하기 위함.
3. 발명의 해결 방법의 요지
게이트 라인의 방향을 도전성 패드쪽에 형성시켜 도전성 라인과 게이트 라인을 중첩시켜 게이트 커플링을 증가시키므로써, 스냅-백 현상이 빨리 일어나도록 하여 ESD 스트레스를 줄일 수 있음.

Description

반도체 소자의 정전기 방전 보호 회로{A protection circuit of electrostatic discharge for semiconductor device}
본 발명은 반도체 소자의 정전기 방전(ElectroStatic Discharge; 이하 ESD라 함) 보호 회로에 관한 것으로, 특히 게이트 커플링을 증가시켜 ESD 스트레스를 감소시키므로써 ESD 보호 특성을 향상시킬 수 있는 정전기 방전 보호 회로에 관한 것이다.
일반적으로 ESD 보호 회로란 입출력 핀에 외부로부터 강한 충격이 가해졌을 때 내부의 소자 상태를 파괴하지 못하도록 하기 위한 회로를 말한다. 이는 데이터 입출력 핀과 내부 소자 사이에 구성되는 입출력 버퍼에 주로 구현되며, 외부로부터의 정전기 유입을 효율적으로 방지하기 위하여 보다 안정된 정전기 방전 레벨이 요구된다.
이러한 정전기 방전에는 접지 전압(Vss) 기준 포지티브(positive) 모드와 핀-투-핀(pin-to-pin) 포지티브 모드가 있다. 이러한 모드의 정전기 방전에서 데이터 입출력 핀에 포지티브 고전압을 잽핑(zapping)할 경우, 접합 절연 파괴에 의해 웰(well)로 전류가 흐르고 웰과 접지 단자 사이에 웰 저항에 의한 전압 강하가 발생되어 바이폴라(bipolar) 트랜지스터 동작을 하게 된다.
도 1은 종래의 정전기 방전 보호 회로를 설명하기 위해 도시한 레이아웃도이다.
도시된 바와 같이 도전성 패드(11)는 반도체 소자의 입력 또는 출력 버퍼에 연결되고, 도전성 라인(12)은 도전성 패드(11)와 연결되어 P 웰 접합 영역(10) 상에 형성된다. 또한, 다수의 게이트(15)는 도전성 라인(12)과 절연막을 사이에 두고 형성되며, 이 다수의 게이트(15)는 게이트 라인(13)을 통해 연결되어 있다. 그리고, 접지전압 금속 라인(14)은 P 웰 접합 영역(10) 상에 게이트(15)를 사이에 두고 형성된다.
이와 같은 구조에서는 ESD 잽핑시 잽핑을 하는 도전성 패드(11)의 도전성 라인(12)이 플로팅되어 있는 게이트 라인(13)과 중첩(overlap)되지 않아, 도전성 라인(12)에 의한 커플링(coupling)이 없으므로 스냅-백(snap-back) 현상이 늦게 일어난다. 즉, 바이폴라 동작이 발생하기 위해 필요한 기판 홀(hole) 전류가 적게 발생하여 바이폴라 동작이 늦게 일어나는데, 이는 고전압에서 ESD가 장시간 스트레스를 받게 하므로 ESD 보호 패일(fail)이 발생하는 문제점이 있다.
따라서, 본 발명은 게이트 라인의 방향을 종래와 반대 방향으로 형성시켜 금속 라인과 게이트 라인을 중첩시키는 방법, 게이트와 접합영역 간의 중첩도를 증가시키는 방법, 게이트와 금속층 간에 형성된 절연물질의 두께를 감소시키는 방법 등으로 게이트 커플링을 증가시켜 스냅-백 현상이 빨리 일어나도록 하여 ESD 스트레스를 줄일 수 있는 반도체 소자의 정전기 방전 보호 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명의 제 1 실시 예에 따른 반도체 소자의 정전기 방전 보호 회로는 반도체 소자의 입력 또는 출력 버퍼에 연결된 도전성 패드, 상기 도전성 패드에 접속되어 P 웰 접합 영역 상에 형성된 도전성 라인, 상기 도전성 라인과 절연막을 사이에 두고 형성되는 다수의 게이트 및 상기 다수의 게이트를 연결하기 위한 게이트 라인, 상기 P 웰 영역 상에 상기 게이트를 사이에 두고 형성된 접지전압 금속 라인으로 구성되는 반도체 소자의 정전기 방전 보호 회로에 있어서, 상기 도전성 라인과 상기 게이트 라인과의 중첩을 위해 상기 게이트 라인을 도전성 패드 측에 형성하는 것을 특징으로 한다.
또한, 상술한 목적을 달성하기 위한 본 발명의 제 2 실시 예에 따른 반도체 소자의 정전기 방전 보호 회로는 반도체 소자의 입력 또는 출력 버퍼에 연결된 도전성 패드, 상기 도전성 패드에 접속되어 P 웰 접합 영역 상에 형성된 도전성 라인, 상기 도전성 라인과 절연막을 사이에 두고 형성되는 다수의 게이트 및 상기 다수의 게이트를 연결하기 위한 게이트 라인, 상기 P 웰 영역 상에 상기 게이트를 사이에 두고 형성된 접지전압 금속 라인으로 구성되는 반도체 소자의 정전기 방전 보호 회로에 있어서, 상기 도전성 라인과 게이트 라인과의 중첩을 위해 상기 도전성 라인의 폭을 증가시켜 상기 도전성 라인 양측에 형성된 게이트와 중첩 되도록 하는 것을 특징으로 한다.
또한, 상술한 목적을 달성하기 위한 본 발명의 제 3 실시 예에 따른 반도체 소자의 정전기 방전 보호 회로는 반도체 소자의 입력 또는 출력 버퍼에 연결된 도전성 패드, 상기 도전성 패드에 접속되어 P 웰 접합 영역 상에 형성된 도전성 라인, 상기 도전성 라인과 절연막을 사이에 두고 형성되는 다수의 게이트 및 상기 다수의 게이트를 연결하기 위한 게이트 라인, 상기 P 웰 영역 상에 상기 게이트를 사이에 두고 형성된 접지전압 금속 라인으로 구성되는 반도체 소자의 정전기 방전 보호 회로에 있어서, 상기 도전성 라인이 연결된 접합 영역과 상기 게이트와의 커플링을 증가시키기 위해 상기 도전성 라인이 연결된 접합 영역과 상기 게이트가 0.05 내지 1㎛ 중첩되도록 하는 것을 특징으로 한다.
또한, 상술한 목적을 달성하기 위한 본 발명의 제 4 실시 예에 따른 반도체 소자의 정전기 방전 보호 회로는 반도체 소자의 입력 또는 출력 버퍼에 연결된 도전성 패드, 상기 도전성 패드에 접속되어 P 웰 접합 영역 상에 형성된 도전성 라인, 상기 도전성 라인과 절연막을 사이에 두고 형성되는 다수의 게이트 및 상기 다수의 게이트를 연결하기 위한 게이트 라인, 상기 P 웰 영역 상에 상기 게이트를 사이에 두고 형성된 접지전압 금속 라인으로 구성되는 반도체 소자의 정전기 방전 보호 회로에 있어서, 상기 도전성 라인과 상기 게이트 사이에 형성되는 절연막을 1000 내지 6000Å의 두께로 형성하는 것을 특징으로 한다.
또한, 상술한 목적을 달성하기 위한 본 발명의 제 5 실시 예에 따른 반도체 소자의 정전기 방전 보호 회로는 반도체 소자의 입력 또는 출력 버퍼에 연결된 도전성 패드, 상기 도전성 패드에 접속되어 P 웰 접합 영역 상에 형성된 도전성 라인, 상기 도전성 라인과 절연막을 사이에 두고 형성되는 다수의 게이트 및 상기 다수의 게이트를 연결하기 위한 게이트 라인, 상기 P 웰 영역 상에 상기 게이트를 사이에 두고 형성된 접지전압 금속 라인으로 구성되는 반도체 소자의 정전기 방전 보호 회로에 있어서, 상기 접지전압 금속 라인이 연결되어 있는 접합 영역 및 상기 도전성 라인이 연결되어 있는 접합 영역과 상기 게이트와의 커플링을 증가시키기 위하여 상기 게이트 하부에 형성되는 게이트 산화막의 두께를 50 내지 80Å의 두께로 형성하는 것을 특징으로 한다.
도 1은 종래의 정전기 방전 보호 회로를 설명하기 위해 도시한 레이아웃도.
도 2는 본 발명의 제 1 실시 예에 따른 정전기 방전 보호 회로를 설명하기 위해 도시한 도면.
도 3(a) 내지 3(d)는 본 발명의 다른 실시 예에 따른 정전기 방전 보로 회로를 설명하기 위해 도시한 도면.
<도면의 주요 부분에 대한 부호 설명>
20, 30 : P 웰 접합 영역 21, 31 : 도전성 패드
22, 32 : 도전성 라인 23, 33 : 게이트 라인
24, 34 : 접지전압 금속라인 25, 35 : 게이트
36 : 반도체 기판 37, 38 :접합 영역
39, 게이트 산화막 40 : 절연막
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명의 제 1 실시 예에 따른 정전기 방전 보호 회로를 설명하기 위해 도시한 레이아웃도이다.
도시된 바와 같이 도전성 패드(21)는 반도체 소자의 입력 또는 출력 버퍼에 연결되고, 도전성 라인(22)은 도전성 패드(21)와 연결되어 P 웰 접합 영역(20) 상에 형성된다. 또한, 다수의 게이트(25)는 도전성 라인(22)과 절연막을 사이에 두고 형성되며, 이 다수의 게이트(25)는 게이트 라인(23)을 통해 연결되어 있다. 그리고, 잡지전압 금속 라인(24)은 P 웰 영역 상에 게이트(25)를 사이에 두고 형성된다.
본 발명에서는 도시된 것과 같이, 다수의 게이트(25)를 연결하고 있는 게이트 라인(23)을 도전성 패드(21) 측에 형성하였다. 이렇게 하므로써, 게이트 라인(23)과 도전성 라인(22) 간에 중첩되는 부분(A)이 생기게 되며, 이는 게이트 라인(23)에 커플링을 증가시키는 역할을 하게 된다. 여기에서, 도전성 라인(22)은 금속 및 폴리사이드 중 어느 하나를 이용하여 형성한다. 게이트 커플링의 증가는기판 내에 홀 전류가 많아지게 하여 스냅-백 현상이 빨리 일어나게 한다. 스냅-백 현상이 빨리 일어나게 되면, 전류 구동 능력이 향상되므로 고전압에서 ESD의 스트레스를 줄일 수 있고, 이에 따라 ESD 보호 실패를 방지할 수 있다.
도 3(a) 내지 3(d)는 본 발명의 다른 실시 예를 설명하기 위해 도시한 소자의 레이아웃도 및 단면도이다.
도 3(a)는 본 발명의 제 2 실시 예에 따른 정전기 방전 보호회로를 설명하기 위한 도면이다.
도시된 바와 같이 도전성 패드(31)는 반도체 소자의 입력 또는 출력 버퍼에 연결되고, 도전성 라인(32)은 도전성 패드(31)와 연결되어 P 웰 접합 영역(30) 상에 형성된다. 또한, 다수의 게이트(35)는 도전성 라인(32)과 절연막을 사이에 두고 형성되며, 이 다수의 게이트(35)는 게이트 라인(33)을 통해 연결되어 있다. 그리고, 접지전압 금속 라인(34)은 P 웰 영역 상에 게이트(35)를 사이에 두고 형성된다.
또한, 도전성 패드(31)에 연결되어 있는 도전성 라인(32)의 폭을 넓게 하여, 도전성 라인(32) 양측에 형성된 게이트(35)와 중첩되도록 하였다. 여기에서 도전성 라인(32)은 금속 및 폴리사이드 중 어느 하나를 이용하여 형성한다.
이는 게이트(35)의 커플링을 증가시키는 역할을 하게 된다. 게이트 커플링의 증가는 기판 내에 홀 전류가 많아지게 하여 스냅-백 현상이 빨리 일어나게 한다. 스냅-백 현상이 빨리 일어나게 되면, 전류 구동 능력이 향상되므로 고전압에서 ESD의 스트레스를 줄일 수 있고, 이에 따라 ESD 보호 실패를 방지할 수 있다.
도 3(b)는 본 발명의 제 3 실시 예에 따른 정전기 방전 보호 회로를 설명하기 위한 도면이다. 도시된 바와 같이, 게이트(35)는 접지전압 금속 라인이 형성된 접합 영역(37) 및 도전성 라인(32)이 형성된 접합 영역(38)을 갖추고 있는 반도체 기판(36) 상의 게이트 산화막(39) 상부에 형성된다. 이때, 도전성 라인(32)이 형성된 접합 영역(38)과 게이트(35)가 0.05 내지 1㎛로 중첩되도록 중첩도를 증가시킨다(B 부분). 이렇게 하므로써, 게이트 커플링을 증가시킬 수 있고 결과적으로 ESD 패일(fail)을 방지할 수 있게 된다.
도 3(c)는 본 발명의 제 4 실시 예에 따른 정전기 방전 보호 회로를 설명하기 위한 도면이다. 도시된 바와 같이, 게이트(35)와 도전성 라인(32)은 절연막(40)을 사이에 두고 형성되며, 도전성 라인(32)이 형성된 접합 영역(38)을 통해 연결된다. 이와 같은 구조에서, 게이트(35)와 도전성 라인(32) 사이의 절연막(40)을 1000 내지 6000Å 정도로 얇게 형성시키므로써, 게이트 커플링을 증가시키고 이에 따라, ESD 패일(fail)을 방지할 수 있다. 이때, 절연막(40)은 BPSG막 및 PSG막 중 어느 하나를 이용하여 형성한다.
도 3(d)는 본 발명의 제 5 실시 예에 따른 정전기 방전 보호 회로를 설명하기 위한 도면이다. 게이트(35)는 접지전압 금속 라인이 형성된 접합 영역(37)과 도전성 라인이 형성된 접합 영역(38)이 형성된 기판 상에 게이트 산화막(39)을 사이에 두고 형성되는데, 이때, 게이트 산화막의 두께를 50 내지 80Å 정도로 얇게 형성하므로써 게이트 커플링을 증가시킬 수 있다.
상술한 바와 같이 본 발명에 따르면, ESD 잽핑(zapping)시 플로팅되어 있는 게이트 라인의 커플링이 증가하게 되므로 수평방향 전류 누설에 의한 충돌 이온화(impact-ionization)가 많이 발생하여 기판 홀 전류가 증가하게 된다. 이에 따라, 바이폴라(bipolar) 동작이 빨리 발생하여 ESD 잽핑에 의한 스트레스를 적게 받게 되므로 고전압에서의 ESD 스트레스에서도 ESD 보호가 가능하게 되는 효과가 있다.

Claims (4)

  1. 반도체 소자의 입력 또는 출력 버퍼에 연결된 도전성 패드,
    상기 도전성 패드에 접속되어 P 웰 접합 영역 상에 형성된 도전성 라인,
    상기 도전성 라인과 절연막을 사이에 두고 형성되는 다수의 게이트 및 상기 다수의 게이트를 연결하기 위한 게이트 라인,
    상기 P 웰 영역 상에 상기 게이트를 사이에 두고 형성된 접지전압 금속 라인으로 구성되는 반도체 소자의 정전기 방전 보호 회로에 있어서,
    상기 도전성 라인과 게이트 라인과의 중첩을 위해 상기 도전성 라인의 폭을 증가시켜 상기 도전성 라인 양측에 형성된 게이트와 중첩 되도록 하는 것을 특징으로 하는 반도체 소자의 정전기 방전 보호 회로.
  2. 반도체 소자의 입력 또는 출력 버퍼에 연결된 도전성 패드,
    상기 도전성 패드에 접속되어 P 웰 접합 영역 상에 형성된 도전성 라인,
    상기 도전성 라인과 절연막을 사이에 두고 형성되는 다수의 게이트 및 상기 다수의 게이트를 연결하기 위한 게이트 라인,
    상기 P 웰 영역 상에 상기 게이트를 사이에 두고 형성된 접지전압 금속 라인으로 구성되는 반도체 소자의 정전기 방전 보호 회로에 있어서,
    상기 도전성 라인이 연결된 접합 영역과 상기 게이트와의 커플링을 증가시키기 위해 상기 도전성 라인이 연결된 접합 영역과 상기 게이트가 0.05 내지 1㎛ 중첩되도록 하는 것을 특징으로 하는 반도체 소자의 정전기 방전 보호 회로.
  3. 반도체 소자의 입력 또는 출력 버퍼에 연결된 도전성 패드,
    상기 도전성 패드에 접속되어 P 웰 접합 영역 상에 형성된 도전성 라인,
    상기 도전성 라인과 절연막을 사이에 두고 형성되는 다수의 게이트 및 상기 다수의 게이트를 연결하기 위한 게이트 라인,
    상기 P 웰 영역 상에 상기 게이트를 사이에 두고 형성된 접지전압 금속 라인으로 구성되는 반도체 소자의 정전기 방전 보호 회로에 있어서,
    상기 도전성 라인과 상기 게이트 사이에 형성되는 절연막을 1000 내지 6000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 정전기 방전 보호 회로.
  4. 반도체 소자의 입력 또는 출력 버퍼에 연결된 도전성 패드,
    상기 도전성 패드에 접속되어 P 웰 접합 영역 상에 형성된 도전성 라인,
    상기 도전성 라인과 절연막을 사이에 두고 형성되는 다수의 게이트 및 상기 다수의 게이트를 연결하기 위한 게이트 라인,
    상기 P 웰 영역 상에 상기 게이트를 사이에 두고 형성된 접지전압 금속 라인으로 구성되는 반도체 소자의 정전기 방전 보호 회로에 있어서,
    상기 접지전압 금속 라인이 연결되어 있는 접합 영역 및 상기 도전성 라인이 연결되어 있는 접합 영역과 상기 게이트와의 커플링을 증가시키기 위하여 상기 게이트 하부에 형성되는 게이트 산화막의 두께를 50 내지 80Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 정전기 방전 보호 회로.
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