JP3865636B2 - 半導体装置および半導体チップ - Google Patents
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Description
【発明の属する技術分野】
本発明は、ICカード用チップなど、ハイセキュリティの要求される半導体チップの内部本体がスクライブ領域のダイシングにより得られるウェハ状態の半導体装置およびその半導体チップに関し、特に、シールリングによるダイシング断面からチップ領域への水分や可動イオンなどの汚染物質侵入の阻止およびダイシング時の応力緩和と、チップ領域内部回路検査用の端子をスクライブ領域に配置することによる耐タンパ性向上とを両立させる対策に関するものである。
【0002】
【従来の技術】
例えば、ICカードでは、その半導体チップ内に個人情報や金銭情報などの重要データが格納されることが予想されるようになってきた。このような重要データを許可なく変更および改竄することを防ぐための技術は、耐タンパ技術と呼ばれていて、非常に重要になってきている。
【0003】
そのような技術の一つとしては、図11に示すように、各チップ領域710の内部回路716の検査時に用いられる検査用パッド76,76,…をチップ領域710外側のスクライブ領域に配置し、ダイシング時にパッド76,76,…をスクライブ領域と共に除去することで、それらパッド76,76,…による回路解析を不可能にするようにした技術(例えば、特開昭62−74696号公報)が一般に知られている。
【0004】
一方、図12に示すように、各チップ領域710の周縁に、リング状の防御壁であるシールリング75を設け、このことで、ダイシング時の応力を緩和したり、ダイシング後を含めて水分や可動イオンなどの汚染物質が内部回路716に侵入することによる信頼性低下を防止するようにした技術(例えば、特開平9−266209号公報,特開平6−188240号公報,特開平6−188239号公報,特開平8−37289号公報)も知られている。
【0005】
【発明が解決しようとする課題】
ところで、上述のICカード用チップの場合においても、ダイシングにより1チップずつ切り離すときに、シールリングによりダイシング時の応力を緩和できるようにすることは必要である。また、切り離された状態において、シールリングにより水分や可動イオンなどの汚染物質の侵入を阻止できるようにすることも必要である。
【0006】
そこで、図13に示すように、内部回路716およびパッド76,76,…を取り囲むようにシールリング75を設けることが考えられる。しかしながら、その場合には、ダイシングしてもパッド76,76,…が除去されずに残ることになり、耐タンパ性を低下させる結果を招く。
【0007】
つまり、ICカード用チップなどの場合のように、スクライブ領域にパッドを配置するようにした半導体装置の場合には、シールリングにより汚染物質の侵入を阻止できるようにすることは困難であり、よって、ダイシング後のチップの信頼性を十分には確保できないという問題がある。
【0008】
本発明は係る点に鑑みてなされたものであり、その主な目的は、内部回路検査用の端子を備え、ダイシングされてICカード用チップなどの半導体チップの内部本体となる半導体装置において、耐タンパ性を損なうことなく、シールリングによる内部回路への汚染物質の侵入阻止およびダイシング時の応力緩和を行って、信頼性の向上が図れるようにすることにある。
【0009】
【課題を解決するための手段】
上記の目的を達成するために、本発明では、チップ領域外側のスクライブ領域に検査用端子を配置する一方、チップ領域の周縁にシールリングを配置し、このシールリングにより隔てられる検査用端子とチップ領域の内部回路とを、接続手段により接続するようにした。
【0010】
具体的には、請求項1の発明に係る半導体装置では、各チップ領域の周縁に該チップ領域上の内部回路を取り囲むように設けられたシールリングと、各チップ領域外側のスクライブ領域に配置されていて、前記内部回路の検査時に用いられる検査用端子と、前記シールリングに交差するように配置されていて、前記検査用端子を前記内部回路に接続する接続手段とを備えるようにする。
【0011】
この構成によれば、検査用端子がダイシング時にスクライブ領域と共に切り離される半導体装置においても、チップ領域周縁のシールリングにより、ダイシング時における応力の緩和が行われるとともに、ダイシング後に亘る水分や可動イオンなどの汚染物質の侵入の阻止が行われ、その結果、各チップ領域の内部回路の配線の腐食、絶縁膜の耐圧劣化、および素子の特性変動などに起因する信頼性の低下が防止される。
【0012】
請求項2の発明では、請求項1の発明において、シールリングの内部回路側に位置する接続手段の部分に、該接続手段を経由しての汚染物質の内部回路への侵入を防止する拡散抵抗部が設けられているものとする。
【0013】
請求項3の発明では、請求項1および2の発明において、シールリング内には、スクライブ領域側から内部回路側に至るくり抜き状部分が設けられているものとする。そして、接続手段は、前記くり抜き状部分を通るように配置されているものとする。
【0014】
請求項4の発明では、請求項3の発明において、シールリングのくり抜き状部分に対応する内部回路側部分には、ダイシング時の応力による影響を緩和するための応力緩和部が設けられているものとする。
【0015】
請求項5の発明では、請求項3および4の発明において、接続手段が複数で或る場合に、前記複数の接続手段は、シールリングの内部回路側における各接続手段の配列と、スクライブ領域側における各接続手段の配列とが相違するように、シールリング内において互いに交差する状態に配置されているものとする。
【0016】
請求項6の発明では、請求項3〜5の発明において、シールリングのスクライブ領域側に、ダイシングにより接続手段と同様の切断状態を呈するように形成された突起状のダミーが設けられているものとする。
【0017】
請求項7の発明に係る半導体チップでは、請求項1〜6の発明に係る半導体装置のスクライブ領域をダイシングして分割されたチップ領域を備えてなるものとする。
【0018】
【発明の実施の形態】
以下、本発明の実施形態を、図面に基づいて説明する。
【0019】
(実施形態1)
図1および図2は、本発明の実施形態1に係る半導体装置の構成を示している。
【0020】
図1ないし図2において、110はチップ領域であり、111はチップ領域110の外側に位置するスクライブ領域である。チップ領域110は、スクライブ領域111が切り取られた後に残る部分であって、ICカード用チップなどの半導体チップの内部本体となる。116はチップ領域110に設けられた内部回路であり、19はスクライブ中心線である。
【0021】
また、17,20はそれぞれサブストレート領域18上に設けられた素子分離領域および活性化領域である。11はサブストレート領域18上に図外の層間絶縁膜を介して設けられた第1の配線層であり、12は第1配線層11の上に図外の層間絶縁膜を介して設けられた第2の配線層であり、13は第2配線層13の上に図外の層間絶縁膜を介して設けられた第3の配線層であり、14は第3配線層13の上に図外の層間絶縁膜を介して設けられた第4の配線層である。
【0022】
15は各チップ領域110毎に設けられたシールリングであり、このシールリング15は、チップ領域110の最外周を取り囲むように配置されていて、半導体装置がダイシングされる際にチップ領域110への応力を緩和するとともに、ダイシングの後も含めて水分や可動イオンなどの汚染物質がチップ領域110の内部回路116に侵入するのを防止するようにリング状の壁をなしている。
【0023】
具体的には、シールリング15は、第1〜第3配線層11〜13および活性化領域20により形成されている。活性化領域20は、サブストレート領域18がN型の場合にはN型不純物の注入がなされてなるものであり、サブストレート領域18がP型の場合にはP型不純物の注入がなされてなるものである。活性化領域20と、シールリング15を形成する第1配線層11の部分とは、コンタクトプラグにより互いに接続されている。各々、シールリング11を形成する第1および第2配線層11,12の部分同士、並びに、各々、同じくシールリング11を形成する第2および第3配線層12,13の部分同士は、それぞれ、ビアプラグにより互いに接続されていて、同電位になるようになされている。また、これら第1〜第3配線層11〜13のうちの少なくとも1つの配線層は、サブストレート領域18と同電位になるように接続されており、例えば、サブストレート領域18がGND電位になるようになされる場合にはGNDに接続されるようになっている。
【0024】
16は検査用のパッドであり、このパッド16は、半導体装置の各内部回路116のプロービング検査にのみ用いられものであって、ICカードに組み立てられた後の内部回路116の解析を防止するため、ダイシングの際にスクライブ領域111と同時に切り取られるように該スクライブ領域111に配置されている。このパッド16は、第1〜第4配線層11〜14により形成されている。
【0025】
そして、本実施形態では、内部回路116とパッド16とを互いに接続する接続手段125が設けられている。
【0026】
具体的には、前記接続手段125は、シールリング15の上方では、該シールリング15の上方に位置する配線層である第4配線層14によりシールリング15を跨ぐように形成されており、またシールリング15の内部回路116側では、第1〜第4配線層11〜14により形成されている。
【0027】
したがって、本実施形態によれば、各チップ領域110の周縁に該チップ領域110上の内部回路116を取り囲むようにシールリング15を設けるとともに、このシールリング15外側のスクライブ領域111に検査用端子16を設け、この検査用端子16と内部回路116とを接続手段125により接続するようにしたので、シールリング15によるダイシング後に亘る水分や可動イオンなどの汚染物質侵入の阻止およびダイシング時における応力の緩和と、検査用端子16をスクライブ領域111に配置することとを共に行うことができ、よって、シールリング15および検査用端子16のうちの何れか一方しか設けられない従来の場合に比べて、高い信頼性を得ることができる。
【0028】
なお、上記の実施形態では、配線層が4層であるプロセスを用いる場合について説明しているが、配線層が1層(第1配線層11)のみであるプロセスを用いるとともに、その第1配線層11により接続手段を形成する場合には、その接続手段に対応するシールリング15の部分は、活性化領域20のみにより形成するようにしてもよい。
【0029】
(実施形態2)
図3は、本発明の実施形態2に係る半導体装置の構成を示しており、本実施形態は、実施形態1の半導体装置に改良を加えたものである。なお、実施形態1の場合と同じ要素には同じ符号を付している。
【0030】
実施形態1の半導体装置では、内部回路116およびパッド16間の接続手段のダイシングによる断面が、ダイシング後に剥き出し状態になることから、もしもそのままであれば、水分や可動イオンなどの汚染物質が接続手段125を経由してチップ内部に侵入することになり、内部回路116の配線の腐食、絶縁膜の耐圧劣化、および、素子の特性変動などを引き起こす虞れがある。
【0031】
これを防止するために、本実施形態では、内部回路116およびパッド16間の接続手段のシールリング15よりも内部回路116側の部分に、汚染物質防止用の拡散抵抗部112を設けている。
【0032】
具体的には、接続手段125は、スクライブ領域111上のパッド16から第4配線層14に沿ってシールリング15を越えて内部回路116側に入り、第3配線層13および第2配線層12を経由して第1配線層11に達した後、コンタクトプラグ129を経由して活性化領域20に接続し、次いで、コンタクトプラグ129を経由して再び第1配線層11に接続されてなっており、接続手段125の途中部分に活性化領域20を介在させ、この活性化領域20を利用して拡散抵抗部112を構成するようになされている。なお、その他の構成は実施形態1の場合と同じであるので説明は省略する。
【0033】
したがって、本実施形態によれば、実施形態1の半導体装置において、シールリング15よりも内部回路116側に位置する接続手段125の部分に、拡散抵抗部112を設けるようにしたので、ダイシング後に検査用端子16の断面から汚染物質が接続手段125を経由して内部回路116に入るのを防ぐことができ、信頼性を向上できる。
【0034】
(実施形態3)
図4〜図6は、本発明の実施形態3に係る半導体装置の構成を示しており、本実施形態は、実施形態1の半導体装置に別の改良を加えたものである。なお、実施形態1および2の場合と同じ要素には同じ符号を付している。
【0035】
実施形態1の半導体装置のように、シールリング15よりも上層の配線層(実施形態1の場合には、第4配線層14)を用いて内部回路116とパッド16とを接続すると、ICカードになった状態では、配線通過の有無の確認や、配線へのプロービング、保護膜上へのFIBを用いた解析用パッド形成が容易に行われる虞れがある。
【0036】
そこで、本実施形態では、パッド16と内部回路116とを接続する接続手段125を、第2配線層12により形成し、その接続手段125をシールリング15の中を通すようにした。
【0037】
具体的には、シールリング15は、第1〜第4の4つの配線層11〜14により形成されており、シールリング15における接続手段125との交差部分のうち、図6に示すように、第2配線層12により形成される部分およびその周り部分をくり抜いて、くり抜き部114を形成し、そのくり抜き部114に、くり抜かれた配線層と同じ第2配線層12により接続手段125を形成するようになされている。
【0038】
したがって、本実施形態によれば、第2配線層12により形成した接続手段125を、上層の配線層である第3および第4配線層13,14や層間膜、カバーガラスにより覆い隠して保護することができるので、プロービングや、保護膜上へのFIBを用いた解析用パッドの形成ができなくなり、ICカードに組み立てた後の解析を困難にすることができる。
【0039】
(実施形態4)
図7および図8は、本発明の実施形態4に係る半導体装置の構成を示しており、本実施形態は、実施形態3の半導体装置に改良を加えたものである。なお、実施形態3の場合と同じ要素には同じ符号を付して示している。
【0040】
同各図において、112は拡散抵抗部であり、113は配線引込み部分のみに形成された応力緩和部であり、114はシールリング15における第2配線層12の部分をくり抜いて形成されたくり抜き部である。
【0041】
実施形態3の半導体装置では、シールリング15にくり抜き部114を形成したことにより、ダイシング時の応力がこのくり抜き部114を素通りして直接にかかることになり、その結果、応力の影響を緩和することができなくて信頼性の低下する虞れがある。
【0042】
そこで、本実施形態では、シールリング15のくり抜き部114に対応する内部回路116側の部分に、応力を緩和する新たな応力緩和部113を追加するようにした。
【0043】
具体的には、くり抜き部114の内部回路116側に、第1〜第4配線層11〜14を、それぞれ、シールリング15の幅寸法W0 (図8の左右方向の寸法)と同じ長さW(W=W0 )の範囲に亘り、くり抜き部114の幅寸法L0 (同図の上下方向の寸法)以上の寸法L(L≧L0 )に拡幅して応力緩和部113を形成する。なお、その際に、第3および第4配線層13,14と第2配線層12とは、それら第3および第4配線層13,14が内部回路116に接続されないように、前記と同様に耐タンパ性の向上を目的として電気的な接続はしない。但し、第3配線層13と第4配線層14とは、他の領域でシールリング15と同様の電位になるように接続されている。
【0044】
したがって、本実施形態によれば、シールリング15のくり抜き部114により直接にかかる応力を、応力緩和部113により緩和することができるために、くり抜き部114を形成することに起因するダイシング時の応力による信頼性低下は無くなる。
【0045】
(実施形態5)
図9は、本発明の実施形態5に係る半導体装置の構成を示しており、本実施形態は、実施形態2の改良に関する。なお、実施形態2の場合と同じ要素には同じ符号を付して示している。
【0046】
実施形態4の半導体装置では、パッド16と内部回路116とを接続する接続手段125の全体のうち、シールリング15よりも外側の部分をダイシング時に完全に取り除くことはできず、このために、内部領域110とスクライブ領域111との境界部にある配線端に、FIBなどを用いて解析用のパッドを形成することが可能である。これを防ぐには、シールリング15の外側の残った部分が内部回路116のどの部分に接続されているかを判らなくする必要がある。
【0047】
そこで、本実施形態では、シールリング15内における接続手段125,125の物理的な位置の入替えを行い、接続手段125,125による接続経路を直接に観察できないようにする。
【0048】
具体的には、例えば2つの相隣る接続手段125,125がそれぞれシールリング15を貫通するように第2配線層12により形成される場合に、一方の接続手段125(図9に示す例では、Aで示す接続手段)の経路を、シールリング15内で、一旦、第2配線層12からビアプラグ130,130,…を経由して第3配線層13に変更する。さらに、他方の接続手段125(図示する例では、Bで示す接続手段)の上方を跨ぎ終わった位置で、再び、ビアプラグ130,130,…を経由して第2配線層12に変更し、そこから第2配線層12によりシールリング15の外側の部分を形成してパッド16(同図下側のパッド)に接続する。
【0049】
これにより、シールリング15の内側において図9の上からA,Bの順に並ぶ接続手段125,125は、シールリング15の外側では、その端部はB,Aの順に並べ替えられることになる。
【0050】
したがって、本実施形態によれば、複数の接続手段125,125,…をシールリング15内において互いに交差させるように配置して、シールリング15の内外における配置を入れ替えるようにしたので、入れ替えていること自体の観察が不可能になるとともに、ICカードに組み立てられた状態では、シールリング15の外側における各接続手段125の部分が内部回路116のどの部分に接続されているのかが不明になり、チップの解析を行うことが難しく、よって、耐タンパ性が高まる。
【0051】
(実施形態6)
図10は、本発明の実施形態6に係る半導体装置の構成を示しており、本実施形態は、実施形態5の改良に関する。なお、実施形態5の場合と同じ要素には同じ符号を付している。
【0052】
本実施形態では、実施形態5の半導体装置において、さらに解析を困難にするために、シールリング15の外側に、ダイシングを行った際に、接続手段125の場合と同様の形状に端部が切断されるようにした突起状のダミー115を付加する。
【0053】
したがって、本実施形態によれば、ダイシングの際にはスクライブ領域111が切り取られるために、ICカード組立後は、シールリング15の外側に残った部分が、真にパッド16に接続されていた接続手段125のものであるのか、ダミー115のものであるのかの判別をできなくすることができ、よって、スクライブ領域111にどのようにパッド16,16,…を配置していたかが不明になり、解析が困難になる。
【0054】
【発明の効果】
以上説明したように、本発明によれば、ダイシングされてICカード用チップなどの半導体チップの内部本体となる半導体装置において、内部回路検査用の端子と、ダイシング後も含めて水分や可動イオンなどの汚染物質の内部回路への汚染物質の侵入を阻止するとともにダイシング時の応力を緩和するシールリングとを併設する際に、シールリングをチップ領域の周縁に配置するとともに、ダイシングにより切り取られるスクライブ領域に検査用端子を配置し、その検査用端子とチップ領域上の内部回路とを接続手段により接続するようにしたので、耐タンパ性を損なうことなく、信頼性を高めることができる。
【図面の簡単な説明】
【図1】 本発明の実施形態1に係る半導体装置の構成を示す平面図である。
【図2】 図1のII−II線拡大断面図である。
【図3】 本発明の実施形態2に係る半導体装置の構成を示す図2相当図である。
【図4】 本発明の実施形態3に係る半導体装置の構成を示す図1相当図である。
【図5】 図4のV−V線拡大断面図である。
【図6】 図4のVI−VI線拡大断面図である。
【図7】 本発明の実施形態4に係る半導体装置の構成を示す図2相当図である。
【図8】 半導体装置の要部の構成を示す平面図である。
【図9】 本発明の実施形態5に係る半導体装置の構成を示す平面図である。
【図10】 本発明の実施形態6に係る半導体装置の構成を示す図9相当図である。
【図11】 内部回路検査用の端子を備えた従来の半導体装置の構成を示す図1相当図である。
【図12】 シールリングを備えた従来の半導体装置の構成を示す図1相当図である。
【図13】 検査用端子およびシールリングを併設した場合の半導体装置の構成例を示す図1相当図である。
【符号の説明】
15 シールリング
16 パッド(検査用端子)
110 チップ領域
111 スクライブ領域
112 拡散抵抗部
113 応力緩和部
114 くり抜き部(くり抜き状部分)
115 ダミー
116 内部回路
125 接続手段
Claims (7)
- 各チップ領域の周縁に該チップ領域上の内部回路を取り囲むように設けられたシールリングと、各チップ領域外側のスクライブ領域に配置され、前記内部回路の検査時に用いられる検査用端子と、前記シールリングに交差するように配置され、前記検査用端子を前記内部回路に接続する接続手段とを備えていることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、シールリングの内部回路側に位置する接続手段の部分に、該接続手段を経由しての汚染物質の内部回路への侵入を防止する拡散抵抗部が設けられていることを特徴とする半導体装置。
- 請求項1または2記載の半導体装置において、シールリング内に、スクライブ領域側から内部回路側に至るくり抜き状部分が設けられ、接続手段は、前記くり抜き状部分を通るように配置されていることを特徴とする半導体装置。
- 請求項3記載の半導体装置において、シールリングのくり抜き状部分に対応する内部回路側部分に、ダイシング時の応力による影響を緩和するための応力緩和部が設けられていることを特徴とする半導体装置。
- 請求項3または4記載の半導体装置において、接続手段は、複数とされ、前記複数の接続手段は、シールリングの内部回路側における各接続手段の配列と、スクライブ領域側における各接続手段の配列とが相違するように、シールリング内において互いに交差する状態に配置されていることを特徴とする半導体装置。
- 請求項3,4または5記載の半導体装置において、シールリングのスクライブ領域側に、ダイシングにより接続手段と同様の切断状態を呈するように形成された突起状のダミーが設けられていることを特徴とする半導体装置。
- 請求項1,2,3,4,5または6記載の半導体装置のスクライブ領域をダイシングして分割されたチップ領域を備えてなることを特徴とする半導体チップ。
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