JPH0974136A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0974136A JPH0974136A JP25447495A JP25447495A JPH0974136A JP H0974136 A JPH0974136 A JP H0974136A JP 25447495 A JP25447495 A JP 25447495A JP 25447495 A JP25447495 A JP 25447495A JP H0974136 A JPH0974136 A JP H0974136A
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- Japan
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- film
- interlayer insulating
- insulating film
- metal wiring
- forming
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- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】
【目的】 膜厚のパターン依存性のない平坦な層間絶縁
膜を形成しうるようにする。 【構成】 ＳｉＯ2 膜１上に、低反射率の膜としてＳｉ
窒化膜２を形成しその上にＡｌ配線３を形成する。ＣＶ
ＤＳｉＯ2 膜４、５を形成し、その上にポジ型フォトレ
ジスト膜６を形成する。全面露光を行い反射率の違いを
利用してＡｌ配線３上のレジストのみを感光させ、現像
する〔（ａ）図〕。等方性エッチングによりＳｉＯ2 を
エッチングしてＡｌ配線３上及びその周囲のＳｉＯ2 膜
４、５を除去する〔（ｂ）図〕。ポジ型フォトレジスト
膜６を除去し〔（ｃ）図〕、その上にＣＶＤＳｉＯ2 膜
８を成長させる〔（ｄ）図〕。
膜を形成しうるようにする。 【構成】 ＳｉＯ2 膜１上に、低反射率の膜としてＳｉ
窒化膜２を形成しその上にＡｌ配線３を形成する。ＣＶ
ＤＳｉＯ2 膜４、５を形成し、その上にポジ型フォトレ
ジスト膜６を形成する。全面露光を行い反射率の違いを
利用してＡｌ配線３上のレジストのみを感光させ、現像
する〔（ａ）図〕。等方性エッチングによりＳｉＯ2 を
エッチングしてＡｌ配線３上及びその周囲のＳｉＯ2 膜
４、５を除去する〔（ｂ）図〕。ポジ型フォトレジスト
膜６を除去し〔（ｃ）図〕、その上にＣＶＤＳｉＯ2 膜
８を成長させる〔（ｄ）図〕。
Description
【０００１】
【発明の属する技術分野】半導体装置の製造方法に関
し、特にパターン依存性、絶対段差のない平坦化された
層間絶縁膜の形成方法に関するものである。
し、特にパターン依存性、絶対段差のない平坦化された
層間絶縁膜の形成方法に関するものである。
【０００２】
【従来の技術】半導体装置における層間絶縁膜の平坦化
技術として、化学的機械研磨（Chemical Mechanical Po
lishing ：以下、ＣＭＰと記す）法を利用したものがあ
る。図１１は、Solid State technology／日本版．１９
９２ Ｊｕｌｙ pp.32 〜37に記載されたＣＭＰ法によ
る平坦化方法を示す工程順断面図である（以下、この方
法を第１の従来例という）。
技術として、化学的機械研磨（Chemical Mechanical Po
lishing ：以下、ＣＭＰと記す）法を利用したものがあ
る。図１１は、Solid State technology／日本版．１９
９２ Ｊｕｌｙ pp.32 〜37に記載されたＣＭＰ法によ
る平坦化方法を示す工程順断面図である（以下、この方
法を第１の従来例という）。
【０００３】まず、Ｓｉ基板１５上に下層絶縁膜として
ＳｉＯ2 膜１を堆積し、その上にスパッタ法等によりＡ
ｌを堆積し、これをパターニングしてＡｌ配線３を形成
する〔図１１（ａ）〕。その後、薄いＣＶＤＳｉＯ2 膜
４と、段差カバレッジ性に優れるＣＶＤＳｉＯ2 膜５を
形成し〔図１１（ｂ）〕、さらに研磨用の厚いＣＶＤＳ
ｉＯ2 膜１６を成長させる〔図１１（ｃ）〕。なお、こ
のＣＶＤＳｉＯ2 膜４、５、１６は、成長させる膜の特
性により単層または複層の膜の選択が可能である。その
後ＣＭＰによりＣＶＤＳｉＯ2 膜１６を研磨し、平坦な
研磨面１７を形成し〔図１１（ｄ）〕、層間絶縁膜の平
坦化を行っていた。
ＳｉＯ2 膜１を堆積し、その上にスパッタ法等によりＡ
ｌを堆積し、これをパターニングしてＡｌ配線３を形成
する〔図１１（ａ）〕。その後、薄いＣＶＤＳｉＯ2 膜
４と、段差カバレッジ性に優れるＣＶＤＳｉＯ2 膜５を
形成し〔図１１（ｂ）〕、さらに研磨用の厚いＣＶＤＳ
ｉＯ2 膜１６を成長させる〔図１１（ｃ）〕。なお、こ
のＣＶＤＳｉＯ2 膜４、５、１６は、成長させる膜の特
性により単層または複層の膜の選択が可能である。その
後ＣＭＰによりＣＶＤＳｉＯ2 膜１６を研磨し、平坦な
研磨面１７を形成し〔図１１（ｄ）〕、層間絶縁膜の平
坦化を行っていた。
【０００４】また、第２の従来例としてダミー酸化膜パ
ターンを形成して平坦化する製造方法があり、これを図
１２および図１３の工程順断面図により説明する。ま
ず、第１の従来例の場合と同様に、ＳｉＯ2 膜１上にＡ
ｌ配線３を形成し、ＣＶＤＳｉＯ2 膜４、５を形成する
〔図１２（ａ）〕。ここでも、第１の従来例と同様に、
ＣＶＤＳｉＯ2 膜は膜の特性により単層または複層の膜
の選択が可能である。その後、有機系または無機系のシ
リカ塗布膜１８を形成し〔図１２（ｂ）〕、ベーク後、
シリカ塗布膜１８およびＣＶＤＳｉＯ2 膜５の一部をエ
ッチバックする〔図１２（ｃ）〕。さらに、ＣＶＤＳｉ
Ｏ2 膜８を成長させることにより、段差の小さい平坦な
面をもちＡｌ配線３の形成されていないＳｉＯ2 膜１上
でＡｌ配線３よりやや膜厚が厚くなる絶縁膜を形成する
〔図１２（ｄ）〕。
ターンを形成して平坦化する製造方法があり、これを図
１２および図１３の工程順断面図により説明する。ま
ず、第１の従来例の場合と同様に、ＳｉＯ2 膜１上にＡ
ｌ配線３を形成し、ＣＶＤＳｉＯ2 膜４、５を形成する
〔図１２（ａ）〕。ここでも、第１の従来例と同様に、
ＣＶＤＳｉＯ2 膜は膜の特性により単層または複層の膜
の選択が可能である。その後、有機系または無機系のシ
リカ塗布膜１８を形成し〔図１２（ｂ）〕、ベーク後、
シリカ塗布膜１８およびＣＶＤＳｉＯ2 膜５の一部をエ
ッチバックする〔図１２（ｃ）〕。さらに、ＣＶＤＳｉ
Ｏ2 膜８を成長させることにより、段差の小さい平坦な
面をもちＡｌ配線３の形成されていないＳｉＯ2 膜１上
でＡｌ配線３よりやや膜厚が厚くなる絶縁膜を形成する
〔図１２（ｄ）〕。
【０００５】その後、フォトレジスト膜６ａを形成し
〔図１３（ａ）〕、Ａｌ配線３よりやや幅を広く開口す
るようにパターニングした後、ＳｉＯ2 膜を等方性エッ
チングすることによりＡｌ配線３上およびＡｌ配線３の
まわり数百Å〜数μｍの幅のＳｉＯ2 膜を除去する〔図
１３（ｂ）〕（Ａｌ配線間に残された酸化膜はダミー酸
化膜と呼ばれる）。その後、フォトレジスト膜６ａを除
去し〔図１３（ｃ）〕、ＣＶＤＳｉＯ2 膜１９を成長さ
せる〔図１３（ｄ）〕ことにより、Ａｌ配線領域とＡｌ
配線のない領域の段差をなくし平坦化していた。
〔図１３（ａ）〕、Ａｌ配線３よりやや幅を広く開口す
るようにパターニングした後、ＳｉＯ2 膜を等方性エッ
チングすることによりＡｌ配線３上およびＡｌ配線３の
まわり数百Å〜数μｍの幅のＳｉＯ2 膜を除去する〔図
１３（ｂ）〕（Ａｌ配線間に残された酸化膜はダミー酸
化膜と呼ばれる）。その後、フォトレジスト膜６ａを除
去し〔図１３（ｃ）〕、ＣＶＤＳｉＯ2 膜１９を成長さ
せる〔図１３（ｄ）〕ことにより、Ａｌ配線領域とＡｌ
配線のない領域の段差をなくし平坦化していた。
【０００６】また、第３の従来例として特開昭６２−１
１２３２７号公報に記載された、ポジ型フォトレジスト
を全面露光し凹部に未感光部を残すことを利用した平坦
化技術があり、これを図１４を参照して説明する。基板
２１上にＡｌ配線２２および層間絶縁膜２３を形成し
〔図１４（ａ）〕、ポジ型フォトレジスト膜２４を形成
する〔図１４（ｂ）〕。ここで、レジスト膜厚は凹部お
よびＡｌ配線の段差部近傍では厚くなり〔図１４（ｂ）
において約（ｄ2 ＋ｄ3 ）〕、その他の領域はほぼ一定
〔図１４（ｂ）でｄ2 〕となる。そこで、凹部および段
差部近傍のみ未露光となるような適当なカウントで全面
露光し、これを現像すると、凹部および段差部近傍にの
み未露光レジスト膜２４ａが残る〔図１４（ｃ）〕。こ
の未露光レジスト膜２４ａと層間絶縁膜２３のエッチン
グ速度が等しくなる条件でエッチバックを行って平坦面
２３ｆを形成し〔図１４（ｄ）〕、さらに層間絶縁膜２
５を成長させて〔図１４（ｅ）〕、平坦化を行ってい
た。
１２３２７号公報に記載された、ポジ型フォトレジスト
を全面露光し凹部に未感光部を残すことを利用した平坦
化技術があり、これを図１４を参照して説明する。基板
２１上にＡｌ配線２２および層間絶縁膜２３を形成し
〔図１４（ａ）〕、ポジ型フォトレジスト膜２４を形成
する〔図１４（ｂ）〕。ここで、レジスト膜厚は凹部お
よびＡｌ配線の段差部近傍では厚くなり〔図１４（ｂ）
において約（ｄ2 ＋ｄ3 ）〕、その他の領域はほぼ一定
〔図１４（ｂ）でｄ2 〕となる。そこで、凹部および段
差部近傍のみ未露光となるような適当なカウントで全面
露光し、これを現像すると、凹部および段差部近傍にの
み未露光レジスト膜２４ａが残る〔図１４（ｃ）〕。こ
の未露光レジスト膜２４ａと層間絶縁膜２３のエッチン
グ速度が等しくなる条件でエッチバックを行って平坦面
２３ｆを形成し〔図１４（ｄ）〕、さらに層間絶縁膜２
５を成長させて〔図１４（ｅ）〕、平坦化を行ってい
た。
【０００７】また、ポジ型フォトレジストの全面露光を
利用した平坦化技術は、特開平３−８３３８号公報（凹
部に残されたレジスト膜をマスクにエッチングを行って
平坦化する）、特開平４−２４２９２８号公報（シリカ
塗布膜上の凹部に残されたレジスト膜をマスクとしてシ
リカ塗布膜に対し異方性エッチングを行う）等において
も提案がなされている。
利用した平坦化技術は、特開平３−８３３８号公報（凹
部に残されたレジスト膜をマスクにエッチングを行って
平坦化する）、特開平４−２４２９２８号公報（シリカ
塗布膜上の凹部に残されたレジスト膜をマスクとしてシ
リカ塗布膜に対し異方性エッチングを行う）等において
も提案がなされている。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
装置の製造方法にはそれぞれ以下のような問題がある。
まず、第１の従来例であるＣＭＰによる製造方法では、
スループットが低いという問題がある。ＣＭＰ装置では
通常同時に２枚程度しか研磨できず、２０（ウェハ／時
間）程度のスループットとなり多量のウェハ処理が必要
な場合、高価であるＣＭＰ装置を複数台導入しなければ
ならない。また、ポリッシングパッドの使用時間により
研磨速度が減少する傾向があり、ウェハ面間の均一性を
保ちながら高速かつ安定な研磨を行うのは容易ではな
い。通常は定期的にパッドの再生処理が必要である。
装置の製造方法にはそれぞれ以下のような問題がある。
まず、第１の従来例であるＣＭＰによる製造方法では、
スループットが低いという問題がある。ＣＭＰ装置では
通常同時に２枚程度しか研磨できず、２０（ウェハ／時
間）程度のスループットとなり多量のウェハ処理が必要
な場合、高価であるＣＭＰ装置を複数台導入しなければ
ならない。また、ポリッシングパッドの使用時間により
研磨速度が減少する傾向があり、ウェハ面間の均一性を
保ちながら高速かつ安定な研磨を行うのは容易ではな
い。通常は定期的にパッドの再生処理が必要である。
【０００９】さらに、ＣＭＰでは孤立した細かいまたは
細い凸型パターンでは非常に速く研磨される一方、大面
積の凸型パターンと大面積の凹型パターンとの間の選択
性が低いため、下地層の露出や膜厚のパターン依存性が
ある（絶対段差がなくならない）などの大きな問題があ
る〔図１１（ｄ）のＡ部とＢ部等〕。この問題に対して
は被研磨絶縁膜の膜厚を厚くし研磨量を増やすことであ
る程度はよくなるが、膜成長時間、研磨時間増加の問題
があり、スループットは更に悪化する。
細い凸型パターンでは非常に速く研磨される一方、大面
積の凸型パターンと大面積の凹型パターンとの間の選択
性が低いため、下地層の露出や膜厚のパターン依存性が
ある（絶対段差がなくならない）などの大きな問題があ
る〔図１１（ｄ）のＡ部とＢ部等〕。この問題に対して
は被研磨絶縁膜の膜厚を厚くし研磨量を増やすことであ
る程度はよくなるが、膜成長時間、研磨時間増加の問題
があり、スループットは更に悪化する。
【００１０】次に、第２の従来例であるダミー酸化膜パ
ターンを形成する製造方法では、Ａｌ配線上に層間絶縁
膜形成後フォトリソグラフィー技術、エッチング技術を
用いてＡｌ配線上およびＡｌ配線のまわり数十ｍｍ〜数
μｍの幅の層間絶縁膜を除去するため、ＣＭＰのような
層間絶縁膜厚のパターン依存性はなくなるが、１回のフ
ォトリソグラフィー工程が新たに必要となり、工程数が
増加し、製造期間が長期化することにより、コスト増加
を招くという問題点がある。さらに、目合わせズレによ
って大きな段差が発生する恐れがある。
ターンを形成する製造方法では、Ａｌ配線上に層間絶縁
膜形成後フォトリソグラフィー技術、エッチング技術を
用いてＡｌ配線上およびＡｌ配線のまわり数十ｍｍ〜数
μｍの幅の層間絶縁膜を除去するため、ＣＭＰのような
層間絶縁膜厚のパターン依存性はなくなるが、１回のフ
ォトリソグラフィー工程が新たに必要となり、工程数が
増加し、製造期間が長期化することにより、コスト増加
を招くという問題点がある。さらに、目合わせズレによ
って大きな段差が発生する恐れがある。
【００１１】また、第３の従来例では、塗布されたポジ
型レジスト膜の膜厚差を利用し、膜厚の厚い領域のみ未
露光となる露光カウントで全面露光するため、通常のフ
ォトリソグラフィー工程は必要がなく工程は短縮できる
が、図１５に示すように、通常、塗布されたポジ型フォ
トレジスト膜２４の形状は、凸型パターンのない広い領
域〔図１５（ａ）のＣ部、図１５（ｂ）のＦ部〕、広い
凸型パターンの存在する領域〔図１５（ａ）のＤ部〕お
よび「細い」または「細かい」凸型パターンが狭いピッ
チで連続的に存在する領域〔図１５（ｂ）のＧ部〕では
ほぼ同じ膜厚となるが、孤立した「細い」または「細か
い」凸型パターン領域〔図１５（ｂ）のＥ部〕では膜厚
が非常に薄くなる（２２ａ、２２ｂは、太いＡｌ配線と
細いＡｌ配線を示す）。よって、レジスト膜厚が厚くな
る凹型パターン領域〔図１５（ｃ）のＨ部、Ｉ部〕のみ
未露光となる露光カウントではＤ部、Ｅ部、Ｇ部と同時
にＣ部、Ｆ部も露光され、その後の層間絶縁膜エッチン
グでＨ部、Ｉ部を除き全体的にエッチングされるため、
絶対段差は全く減らないという問題がある。
型レジスト膜の膜厚差を利用し、膜厚の厚い領域のみ未
露光となる露光カウントで全面露光するため、通常のフ
ォトリソグラフィー工程は必要がなく工程は短縮できる
が、図１５に示すように、通常、塗布されたポジ型フォ
トレジスト膜２４の形状は、凸型パターンのない広い領
域〔図１５（ａ）のＣ部、図１５（ｂ）のＦ部〕、広い
凸型パターンの存在する領域〔図１５（ａ）のＤ部〕お
よび「細い」または「細かい」凸型パターンが狭いピッ
チで連続的に存在する領域〔図１５（ｂ）のＧ部〕では
ほぼ同じ膜厚となるが、孤立した「細い」または「細か
い」凸型パターン領域〔図１５（ｂ）のＥ部〕では膜厚
が非常に薄くなる（２２ａ、２２ｂは、太いＡｌ配線と
細いＡｌ配線を示す）。よって、レジスト膜厚が厚くな
る凹型パターン領域〔図１５（ｃ）のＨ部、Ｉ部〕のみ
未露光となる露光カウントではＤ部、Ｅ部、Ｇ部と同時
にＣ部、Ｆ部も露光され、その後の層間絶縁膜エッチン
グでＨ部、Ｉ部を除き全体的にエッチングされるため、
絶対段差は全く減らないという問題がある。
【００１２】特開平３−８３３８号公報に記載されたも
のも第３の従来例と同様の問題点を有するものであり、
特開平４−２４２９２８号公報記載のものでは、シリカ
塗布膜の凹部での膜減りを防止することはできるもの
の、グローバルな平坦性を実現する効果を期待すること
はできない。よって、この発明の目的とするところは、
膜厚のパターン依存性がなく極めて平坦な層間絶縁膜を
形成しうるようにすることである。
のも第３の従来例と同様の問題点を有するものであり、
特開平４−２４２９２８号公報記載のものでは、シリカ
塗布膜の凹部での膜減りを防止することはできるもの
の、グローバルな平坦性を実現する効果を期待すること
はできない。よって、この発明の目的とするところは、
膜厚のパターン依存性がなく極めて平坦な層間絶縁膜を
形成しうるようにすることである。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めの本発明による半導体装置の製造方法は、（１）半導
体基板上に下層層間絶縁膜を形成する工程と、（２）前
記下層層間絶縁膜上に金属配線を形成する工程と、
（３）前記下層層間絶縁膜上および前記金属配線上に、
前記金属配線の膜厚と同程度もしくはそれより幾分厚い
膜厚の第１の上層層間絶縁膜を形成する工程と、（４）
前記第１の上層層間絶縁膜上にポジ型フォトレジスト膜
を形成する工程と、（５）前記フォトレジスト膜を、該
フォトレジスト膜が反射率の低い前記下層層間絶縁膜上
では感光せず反射率の高い前記金属配線上でのみ感光す
るドーズ量で全面露光する工程と、（６）現像により前
記ポジ型フォトレジスト膜の感光した前記金属配線上の
部分を除去する工程と、（７）残された前記フォトトレ
ジスト膜をマスクとして等方性エッチングを行い、前記
金属配線上およびその周りの前記第１の上層層間絶縁膜
をエッチング除去する工程と、（８）前記金属配線上お
よび前記第１の上層層間絶縁膜上に第２の上層層間絶縁
膜を形成する工程と、を含むものである。
めの本発明による半導体装置の製造方法は、（１）半導
体基板上に下層層間絶縁膜を形成する工程と、（２）前
記下層層間絶縁膜上に金属配線を形成する工程と、
（３）前記下層層間絶縁膜上および前記金属配線上に、
前記金属配線の膜厚と同程度もしくはそれより幾分厚い
膜厚の第１の上層層間絶縁膜を形成する工程と、（４）
前記第１の上層層間絶縁膜上にポジ型フォトレジスト膜
を形成する工程と、（５）前記フォトレジスト膜を、該
フォトレジスト膜が反射率の低い前記下層層間絶縁膜上
では感光せず反射率の高い前記金属配線上でのみ感光す
るドーズ量で全面露光する工程と、（６）現像により前
記ポジ型フォトレジスト膜の感光した前記金属配線上の
部分を除去する工程と、（７）残された前記フォトトレ
ジスト膜をマスクとして等方性エッチングを行い、前記
金属配線上およびその周りの前記第１の上層層間絶縁膜
をエッチング除去する工程と、（８）前記金属配線上お
よび前記第１の上層層間絶縁膜上に第２の上層層間絶縁
膜を形成する工程と、を含むものである。
【００１４】また、もう一つの本発明による半導体装置
の製造方法は、（１′）半導体基板上に下層層間絶縁膜
を形成する工程と、（２′）前記下層層間絶縁膜上に金
属配線を形成する工程と、（３′）前記下層層間絶縁膜
上および前記金属配線上に、前記金属配線の膜厚と同程
度もしくはそれより幾分厚い膜厚の第１の上層層間絶縁
膜を形成する工程と、（４′）前記第１の上層層間絶縁
膜上にポジ型フォトレジスト膜を形成する工程と、
（５′）前記フォトレジスト膜を、該フォトレジスト膜
が反射率の低い前記下層層間絶縁膜上では感光せず反射
率の高い前記金属配線上でのみ感光するドーズ量で全面
露光する工程と、（６′）現像により前記ポジ型フォト
レジスト膜の感光した前記金属配線上の部分を除去する
工程と、（７′）残された前記フォトトレジスト膜をマ
スクとして等方性エッチングまたは異方性エッチングを
行い、前記金属配線上の前記第１の上層層間絶縁膜をエ
ッチング除去する工程と、（８′）化学的機械研磨（Ｃ
ＭＰ）を行い、前記第１の上層層間絶縁膜の表面に形成
された突起部を研磨除去する工程と、（９′）前記金属
配線上および前記第１の上層層間絶縁膜上に第２の上層
層間絶縁膜を形成する工程と、を含むものである。
の製造方法は、（１′）半導体基板上に下層層間絶縁膜
を形成する工程と、（２′）前記下層層間絶縁膜上に金
属配線を形成する工程と、（３′）前記下層層間絶縁膜
上および前記金属配線上に、前記金属配線の膜厚と同程
度もしくはそれより幾分厚い膜厚の第１の上層層間絶縁
膜を形成する工程と、（４′）前記第１の上層層間絶縁
膜上にポジ型フォトレジスト膜を形成する工程と、
（５′）前記フォトレジスト膜を、該フォトレジスト膜
が反射率の低い前記下層層間絶縁膜上では感光せず反射
率の高い前記金属配線上でのみ感光するドーズ量で全面
露光する工程と、（６′）現像により前記ポジ型フォト
レジスト膜の感光した前記金属配線上の部分を除去する
工程と、（７′）残された前記フォトトレジスト膜をマ
スクとして等方性エッチングまたは異方性エッチングを
行い、前記金属配線上の前記第１の上層層間絶縁膜をエ
ッチング除去する工程と、（８′）化学的機械研磨（Ｃ
ＭＰ）を行い、前記第１の上層層間絶縁膜の表面に形成
された突起部を研磨除去する工程と、（９′）前記金属
配線上および前記第１の上層層間絶縁膜上に第２の上層
層間絶縁膜を形成する工程と、を含むものである。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。本発明による半導体装置の製造方法の最大
の特徴は、第１の層間絶縁膜上にＡｌ等からなる金属配
線を形成し、これとほぼ等しい膜厚の層間絶縁膜（ある
いはダミー絶縁膜形成用の絶縁膜）を形成し、ポジ型フ
ォトレジストを塗布し、全面露光を行い下地の反射率の
相違を利用して金属配線上のフォトレジストのみを感光
させるようにする点にある。
て説明する。本発明による半導体装置の製造方法の最大
の特徴は、第１の層間絶縁膜上にＡｌ等からなる金属配
線を形成し、これとほぼ等しい膜厚の層間絶縁膜（ある
いはダミー絶縁膜形成用の絶縁膜）を形成し、ポジ型フ
ォトレジストを塗布し、全面露光を行い下地の反射率の
相違を利用して金属配線上のフォトレジストのみを感光
させるようにする点にある。
【００１６】ここで、本発明の実施の形態についてのシ
ミュレーション結果を示す。本シミュレーションは、下
地の金属配線の有無に関し、フォトレジスト膜の性質、
膜厚およびマスクパターンに対し露光、現像後のフォト
レジスト形状を示すもので、シミュレーション条件を以
下に示す。 ・使用ポジ型フォトレジスト：住友化学社製 ＰＦＩ２６（屈折率＝1.6684） フォトレジスト膜厚 ：３０００Å ・露光条件 ステッパー ：ｉ線（３６５ｎｍ） ＮＡ：０．５７ ＤＯＳＥ ：４５ｍＪ／ｃｍ2 フォーカス ：フォトレジスト表面から０．４μｍ下 ・現像 ：１０ｓｅｃ〜６０ｓｅｃ（１０ｓｅｃ間隔）
ミュレーション結果を示す。本シミュレーションは、下
地の金属配線の有無に関し、フォトレジスト膜の性質、
膜厚およびマスクパターンに対し露光、現像後のフォト
レジスト形状を示すもので、シミュレーション条件を以
下に示す。 ・使用ポジ型フォトレジスト：住友化学社製 ＰＦＩ２６（屈折率＝1.6684） フォトレジスト膜厚 ：３０００Å ・露光条件 ステッパー ：ｉ線（３６５ｎｍ） ＮＡ：０．５７ ＤＯＳＥ ：４５ｍＪ／ｃｍ2 フォーカス ：フォトレジスト表面から０．４μｍ下 ・現像 ：１０ｓｅｃ〜６０ｓｅｃ（１０ｓｅｃ間隔）
【００１７】シミュレーション結果を図９（ａ）、
（ｂ）に、シミュレーションを行うためのパターンを図
１０（ａ）、（ｂ）に示す。シミュレーションパターン
は、図１０（ａ）、（ｂ）に示すように、反射防止膜で
あるＳｉ膜１３（屈折率：６．５２２、膜厚：１０００
Å）、Ａｌ膜１２（屈折率：０．２６９、膜厚：５００
０Å、層間絶縁膜であるＳｉＯ2 膜１１（屈折率：１．
４７５、膜厚：５０００Å）、ポジ型フォトレジスト膜
６（膜厚：３０００Å）で構成される〔但し、図１０
（ｂ）ではＡｌ膜はない〕。そして、それぞれマスク１
４パターンにより点Ｊ、Ｋの右側のみを露光している。
（ｂ）に、シミュレーションを行うためのパターンを図
１０（ａ）、（ｂ）に示す。シミュレーションパターン
は、図１０（ａ）、（ｂ）に示すように、反射防止膜で
あるＳｉ膜１３（屈折率：６．５２２、膜厚：１０００
Å）、Ａｌ膜１２（屈折率：０．２６９、膜厚：５００
０Å、層間絶縁膜であるＳｉＯ2 膜１１（屈折率：１．
４７５、膜厚：５０００Å）、ポジ型フォトレジスト膜
６（膜厚：３０００Å）で構成される〔但し、図１０
（ｂ）ではＡｌ膜はない〕。そして、それぞれマスク１
４パターンにより点Ｊ、Ｋの右側のみを露光している。
【００１８】図９に示すシミュレーション結果より明ら
かなように、図９（ａ）のＡｌ膜上では、露光、現像６
０ｓｅｃ後にはポジ型フォトレジストがなくなるが、図
９（ｂ）に示すＡｌ膜のない領域では、現像６０ｓｅｃ
後でもポジ型フォトレジストが残り、全面露光で自己整
合的にパターニングできることが分かる。
かなように、図９（ａ）のＡｌ膜上では、露光、現像６
０ｓｅｃ後にはポジ型フォトレジストがなくなるが、図
９（ｂ）に示すＡｌ膜のない領域では、現像６０ｓｅｃ
後でもポジ型フォトレジストが残り、全面露光で自己整
合的にパターニングできることが分かる。
【００１９】また、ここで下地パターンとフォトレジス
ト塗布膜の膜厚との関係を示す図１５において、パター
ンのない平坦な領域〔図１５（ａ）でのＣ部、Ｄ部等〕
でのポジ型フォトレジスト膜の膜厚が例えば３０００Å
となるようにしておけば、Ａｌパターン上のポジ型フォ
トレジスト膜の膜厚は最大で３０００Åとなり、単独配
線上等はより膜厚が薄くなるため、すべてのＡｌ上のポ
ジ型フォトレジストは全面露光、現像後なくなり、残さ
れたフォトレジスト膜をＡｌ配線上のＳｉＯ2膜をエッ
チングするマスクとして用いることができる。本発明に
おいては、このようにして形成されたフォトレジストマ
スクを用いて金属配線上の絶縁膜を除去し、さらに必要
に応じて、ＣＭＰや追加の絶縁膜の形成を行うものであ
る。
ト塗布膜の膜厚との関係を示す図１５において、パター
ンのない平坦な領域〔図１５（ａ）でのＣ部、Ｄ部等〕
でのポジ型フォトレジスト膜の膜厚が例えば３０００Å
となるようにしておけば、Ａｌパターン上のポジ型フォ
トレジスト膜の膜厚は最大で３０００Åとなり、単独配
線上等はより膜厚が薄くなるため、すべてのＡｌ上のポ
ジ型フォトレジストは全面露光、現像後なくなり、残さ
れたフォトレジスト膜をＡｌ配線上のＳｉＯ2膜をエッ
チングするマスクとして用いることができる。本発明に
おいては、このようにして形成されたフォトレジストマ
スクを用いて金属配線上の絶縁膜を除去し、さらに必要
に応じて、ＣＭＰや追加の絶縁膜の形成を行うものであ
る。
【００２０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１（ａ）〜（ｄ）、図２（ａ）〜
（ｄ）は、本発明の第１の実施例を説明するための工程
順断面図である。まず、第１の層間絶縁膜であるＳｉＯ
2 膜１上にＡｌ等の配線金属よりも低反射率であるＳｉ
窒化膜２を１０ｎｍ〜１μｍ程度成長させた後、Ａｌの
スパッタ、パターニングによりＡｌ配線３を形成する
〔図１（ａ）〕。ここで、Ｓｉ窒化膜２の代わりにノン
ドープのＳｉ膜等を使用してもよい。次に、比較的膜質
が密で耐水性が高いＣＶＤＳｉＯ2 膜４を薄く成長させ
（数１０ｎｍ）、さらにＡｌ配線３の間隔の狭い領域で
も空洞ができないカバレッジ性のよいＣＶＤＳｉＯ2 膜
５を成長させ、ＣＶＤＳｉＯ2 膜４と合わせてＡｌ配線
３の膜厚と同等もしくはやや厚くなるようにダミー用絶
縁膜を形成する〔図１（ｂ）〕。
て説明する。 ［第１の実施例］図１（ａ）〜（ｄ）、図２（ａ）〜
（ｄ）は、本発明の第１の実施例を説明するための工程
順断面図である。まず、第１の層間絶縁膜であるＳｉＯ
2 膜１上にＡｌ等の配線金属よりも低反射率であるＳｉ
窒化膜２を１０ｎｍ〜１μｍ程度成長させた後、Ａｌの
スパッタ、パターニングによりＡｌ配線３を形成する
〔図１（ａ）〕。ここで、Ｓｉ窒化膜２の代わりにノン
ドープのＳｉ膜等を使用してもよい。次に、比較的膜質
が密で耐水性が高いＣＶＤＳｉＯ2 膜４を薄く成長させ
（数１０ｎｍ）、さらにＡｌ配線３の間隔の狭い領域で
も空洞ができないカバレッジ性のよいＣＶＤＳｉＯ2 膜
５を成長させ、ＣＶＤＳｉＯ2 膜４と合わせてＡｌ配線
３の膜厚と同等もしくはやや厚くなるようにダミー用絶
縁膜を形成する〔図１（ｂ）〕。
【００２１】ここでＣＶＤＳｉＯ2 膜４がＡｌ配線３の
間隔の最も狭い領域でも空洞ができないカバレッジ性の
よい膜であれば、単層でＡｌ配線３と同等もしくはやや
厚くなるように成長させることも可能である。また、第
２の従来例で示したようなシリカ塗布膜のエッチバック
〔図１２（ｂ）、（ｃ）〕を用いてダミー用絶縁膜を形
成してもよい。さらに、後で行うＳｉＯ2 膜の等方性エ
ッチングをウエットエッチングで行う場合、表面付近の
ＳｉＯ2 膜のエッチングレートを高くすることにより平
坦性がよくなるため、表面全体に適当なエネルギーとド
ーズ量でヒ素等の不純物をイオン注入したり〔図１
（ｂ）〕、ＣＶＤＳｉＯ2 膜５をエッチング速度の異な
るＳｉＯ2 膜で構成される多層膜にする等が有効であ
る。
間隔の最も狭い領域でも空洞ができないカバレッジ性の
よい膜であれば、単層でＡｌ配線３と同等もしくはやや
厚くなるように成長させることも可能である。また、第
２の従来例で示したようなシリカ塗布膜のエッチバック
〔図１２（ｂ）、（ｃ）〕を用いてダミー用絶縁膜を形
成してもよい。さらに、後で行うＳｉＯ2 膜の等方性エ
ッチングをウエットエッチングで行う場合、表面付近の
ＳｉＯ2 膜のエッチングレートを高くすることにより平
坦性がよくなるため、表面全体に適当なエネルギーとド
ーズ量でヒ素等の不純物をイオン注入したり〔図１
（ｂ）〕、ＣＶＤＳｉＯ2 膜５をエッチング速度の異な
るＳｉＯ2 膜で構成される多層膜にする等が有効であ
る。
【００２２】次に、全面にポジ型フォトレジストをパタ
ーンのない平坦な面上で数百ｎｍ〜数μｍの膜厚となる
ような条件で塗布してポジ型フォトレジスト膜６を形成
する〔図１（ｃ）〕。次に、Ａｌ配線の光の反射とＡｌ
配線のない低反射率の領域との反射率の差を利用してＡ
ｌ配線３上のポジ型フォトレジスト６のみが感光、解像
するエネルギーで全面露光し、Ａｌ配線３上に選択的に
感光領域７を形成する〔図１（ｄ）〕。
ーンのない平坦な面上で数百ｎｍ〜数μｍの膜厚となる
ような条件で塗布してポジ型フォトレジスト膜６を形成
する〔図１（ｃ）〕。次に、Ａｌ配線の光の反射とＡｌ
配線のない低反射率の領域との反射率の差を利用してＡ
ｌ配線３上のポジ型フォトレジスト６のみが感光、解像
するエネルギーで全面露光し、Ａｌ配線３上に選択的に
感光領域７を形成する〔図１（ｄ）〕。
【００２３】次いで、現像を行うと自己整合的にＡｌ配
線３上のポジ型フォトレジシト膜６が除去される〔図２
（ａ）〕。次に、ポジ型フォトレジスト膜６をマスクと
してＡｌ配線３上およびそのまわりの数１０ｎｍ〜数１
μｍの幅の凸部のＳｉＯ2 膜を等方性エッチングで除去
し〔図２（ｂ）〕、ポジ型フォトレジスト膜６を除去す
ればＡｌ配線３のない領域にＡｌ配線３とほぼ同じ膜厚
のＳｉＯ2 膜が自己整合的に形成することができる〔図
２（ｃ）〕。さらに、必要に応じて全面に層間絶縁膜と
して必要な膜厚だけＣＶＤＳｉＯ2 膜８を成長させるこ
とにより、グローバルに平坦化されたパターン依存性の
ない第２の層間絶縁膜を形成することができる〔図２
（ｄ）〕。
線３上のポジ型フォトレジシト膜６が除去される〔図２
（ａ）〕。次に、ポジ型フォトレジスト膜６をマスクと
してＡｌ配線３上およびそのまわりの数１０ｎｍ〜数１
μｍの幅の凸部のＳｉＯ2 膜を等方性エッチングで除去
し〔図２（ｂ）〕、ポジ型フォトレジスト膜６を除去す
ればＡｌ配線３のない領域にＡｌ配線３とほぼ同じ膜厚
のＳｉＯ2 膜が自己整合的に形成することができる〔図
２（ｃ）〕。さらに、必要に応じて全面に層間絶縁膜と
して必要な膜厚だけＣＶＤＳｉＯ2 膜８を成長させるこ
とにより、グローバルに平坦化されたパターン依存性の
ない第２の層間絶縁膜を形成することができる〔図２
（ｄ）〕。
【００２４】［第２の実施例］次に、図３（ａ）〜
（ｄ）、図４（ａ）〜（ｄ）を参照して本発明の第２の
実施例について説明する。第１の実施例の場合と同様
に、ＳｉＯ2 膜１上にＳｉ窒化膜２、Ａｌ配線３を形成
した後、バイアスＥＣＲ（Electron Cyclotron Resonan
ce）等によるＣＶＤにより成長させたカバレッジ性の良
好な（狭いスペースも空洞なく埋まる）ＣＶＤＳｉＯ2
膜９を単層でＡｌ配線３の膜厚よりも厚く形成する〔図
３（ａ）〕。
（ｄ）、図４（ａ）〜（ｄ）を参照して本発明の第２の
実施例について説明する。第１の実施例の場合と同様
に、ＳｉＯ2 膜１上にＳｉ窒化膜２、Ａｌ配線３を形成
した後、バイアスＥＣＲ（Electron Cyclotron Resonan
ce）等によるＣＶＤにより成長させたカバレッジ性の良
好な（狭いスペースも空洞なく埋まる）ＣＶＤＳｉＯ2
膜９を単層でＡｌ配線３の膜厚よりも厚く形成する〔図
３（ａ）〕。
【００２５】続いて、第１の実施例と同様に、ポジ型フ
ォトレジスト膜６を形成し〔図３（ｂ）〕、全面露光
〔図３（ｃ）〕を行った後、現像を行いＡｌ配線上のフ
ォトレジスト膜を除去する〔図３（ｄ）〕。次いで、ポ
ジ型フォトレジスト膜６をマスクとしてＣＶＤＳｉＯ2
膜９を等方性エッチングにより、Ａｌ配線３上のＳｉＯ
2 膜９を配線上に膜厚数１０ｎｍ〜数１００ｎｍ程度残
るようにエッチングする〔図４（ａ）〕。これにより、
Ａｌ配線のサイズおよび粗密の程度によらず配線の端付
近に帯状の凸部（幅が数１０ｎｍ〜１μｍ）ができる。
ォトレジスト膜６を形成し〔図３（ｂ）〕、全面露光
〔図３（ｃ）〕を行った後、現像を行いＡｌ配線上のフ
ォトレジスト膜を除去する〔図３（ｄ）〕。次いで、ポ
ジ型フォトレジスト膜６をマスクとしてＣＶＤＳｉＯ2
膜９を等方性エッチングにより、Ａｌ配線３上のＳｉＯ
2 膜９を配線上に膜厚数１０ｎｍ〜数１００ｎｍ程度残
るようにエッチングする〔図４（ａ）〕。これにより、
Ａｌ配線のサイズおよび粗密の程度によらず配線の端付
近に帯状の凸部（幅が数１０ｎｍ〜１μｍ）ができる。
【００２６】ポジ型フォトレジスト膜６を除去した〔図
４（ｂ）〕後、ＣＭＰ法により、配線の端付近の酸化膜
の凸部を研磨除去する〔図４（ｃ）〕。ＣＭＰでは孤立
パターンの凸部は非常に速く研磨されるため、短時間の
ＣＭＰによりパターン依存性がない平坦な面を形成でき
る。その後、Ａｌ配線３上のＳｉＯ2 膜の膜厚が不十分
の場合は、ＣＶＤＳｉＯ2 膜８を成長させ、絶対段差の
ない平坦な表面の第２の層間絶縁膜が形成できる〔図４
（ｄ）〕。
４（ｂ）〕後、ＣＭＰ法により、配線の端付近の酸化膜
の凸部を研磨除去する〔図４（ｃ）〕。ＣＭＰでは孤立
パターンの凸部は非常に速く研磨されるため、短時間の
ＣＭＰによりパターン依存性がない平坦な面を形成でき
る。その後、Ａｌ配線３上のＳｉＯ2 膜の膜厚が不十分
の場合は、ＣＶＤＳｉＯ2 膜８を成長させ、絶対段差の
ない平坦な表面の第２の層間絶縁膜が形成できる〔図４
（ｄ）〕。
【００２７】［第３の実施例］次に、図５（ａ）〜
（ｄ）を参照して本発明の第３の実施例について説明す
る。本実施例においては、第２の実施例の図３（ａ）〜
（ｄ）の工程はそのまま行う。図５（ａ）に示すよう
に、ＣＶＤＳｉＯ2 膜９上にポジ型フォトレジスト膜６
のパターンを形成した後、これをマスクとしてＲＩＥの
異方性エッチングを行い、Ａｌ配線３上のＳｉＯ2 膜を
数１０ｎｍ〜数１００ｎｍ残して除去し、その後、マス
クとして用いたフォトレジスト膜６を除去する〔図５
（ｂ）〕。これにより、Ａｌ配線のサイズおよび粗密の
程度によらず配線の端付近に帯状の凸部がされる。ＣＭ
Ｐ法により、配線の端付近の酸化膜の凸部を研磨除去し
〔図５（ｃ）〕、必要に応じて、ＣＶＤＳｉＯ2 膜８を
成長させれば、絶対段差のない平坦な表面の第２の層間
絶縁膜が形成できる〔図５（ｄ）〕。
（ｄ）を参照して本発明の第３の実施例について説明す
る。本実施例においては、第２の実施例の図３（ａ）〜
（ｄ）の工程はそのまま行う。図５（ａ）に示すよう
に、ＣＶＤＳｉＯ2 膜９上にポジ型フォトレジスト膜６
のパターンを形成した後、これをマスクとしてＲＩＥの
異方性エッチングを行い、Ａｌ配線３上のＳｉＯ2 膜を
数１０ｎｍ〜数１００ｎｍ残して除去し、その後、マス
クとして用いたフォトレジスト膜６を除去する〔図５
（ｂ）〕。これにより、Ａｌ配線のサイズおよび粗密の
程度によらず配線の端付近に帯状の凸部がされる。ＣＭ
Ｐ法により、配線の端付近の酸化膜の凸部を研磨除去し
〔図５（ｃ）〕、必要に応じて、ＣＶＤＳｉＯ2 膜８を
成長させれば、絶対段差のない平坦な表面の第２の層間
絶縁膜が形成できる〔図５（ｄ）〕。
【００２８】［第４、第５の実施例］図６、図７は、そ
れぞれ本発明の第４、第５の実施例を説明するための断
面図である。図１（ａ）、図３（ａ）に示す第１、第２
の実施例において、Ｓｉ窒化膜２を成長させた後、配線
を形成するためのＡｌをスパッタする前に薄く（数ｎｍ
〜１００ｎｍ程度）ＣＶＤＳｉＯ2 膜１０を成長させた
後に、それぞれの実施例と同様の工程で平坦化を行うこ
とにより、図６、図７に示す平坦化形状を得ることがで
きる。これにより、Ｓｉ窒化膜２の代わりの低反射率膜
として選択種の幅が広がり、導電性の膜でもよいことに
なる。導電性膜としては、ドープトシリコン膜、窒化チ
タン膜、窒化タングステン膜、高融点金属膜または高融
点金属シリサイド膜等を用いることができる。
れぞれ本発明の第４、第５の実施例を説明するための断
面図である。図１（ａ）、図３（ａ）に示す第１、第２
の実施例において、Ｓｉ窒化膜２を成長させた後、配線
を形成するためのＡｌをスパッタする前に薄く（数ｎｍ
〜１００ｎｍ程度）ＣＶＤＳｉＯ2 膜１０を成長させた
後に、それぞれの実施例と同様の工程で平坦化を行うこ
とにより、図６、図７に示す平坦化形状を得ることがで
きる。これにより、Ｓｉ窒化膜２の代わりの低反射率膜
として選択種の幅が広がり、導電性の膜でもよいことに
なる。導電性膜としては、ドープトシリコン膜、窒化チ
タン膜、窒化タングステン膜、高融点金属膜または高融
点金属シリサイド膜等を用いることができる。
【００２９】［第６の実施例］図８は、本発明の第６の
実施例を説明するための断面図である。図７に示す第５
の実施例の半導体装置を形成した後、さらに第５の実施
例の工程を繰り返すことにより、平坦化された多層配線
を得ることができる。同様の工程をさらに繰り返すこと
により、３層以上の多層配線を形成するようにすること
もできる。また、上記の第１〜第５の実施例を適宜に組
み合わせて多層配線を形成することができる。
実施例を説明するための断面図である。図７に示す第５
の実施例の半導体装置を形成した後、さらに第５の実施
例の工程を繰り返すことにより、平坦化された多層配線
を得ることができる。同様の工程をさらに繰り返すこと
により、３層以上の多層配線を形成するようにすること
もできる。また、上記の第１〜第５の実施例を適宜に組
み合わせて多層配線を形成することができる。
【００３０】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法は、金属配線のパターニング後、配線
層とほぼ同じ膜厚の第１の層間絶縁膜を形成した後、ポ
ジ型フォトレジストを塗布し、金属配線上とそれ以外の
領域での反射率の差を利用して金属配線上の層間絶縁膜
のエッチングマスクを作製し、これを用いて金属配線上
の絶縁膜を選択的に除去した後、第２の層間絶縁膜を形
成するものであるので、以下の効果を享受することがで
きる。
体装置の製造方法は、金属配線のパターニング後、配線
層とほぼ同じ膜厚の第１の層間絶縁膜を形成した後、ポ
ジ型フォトレジストを塗布し、金属配線上とそれ以外の
領域での反射率の差を利用して金属配線上の層間絶縁膜
のエッチングマスクを作製し、これを用いて金属配線上
の絶縁膜を選択的に除去した後、第２の層間絶縁膜を形
成するものであるので、以下の効果を享受することがで
きる。
【００３１】 パターン依存性のない、すなわち絶対
段差のない極めて平坦な表面の層間絶縁膜を形成するこ
とができる。 ポジ型フォトレジストの露光が全面露光であるた
め、工数の削減、製造時間の短縮を実現することができ
る。 層間絶縁膜のエッチングマスクが配線パターンに自
己整合されて形成されるため、目合わせズレに起因する
形状不良の発生を防止することができる。 ＣＭＰを行う場合にもごく短時間で済ますことがで
きるため、高価な装置の占有時間を短くすることがで
き、また新規の導入を回避することができる。
段差のない極めて平坦な表面の層間絶縁膜を形成するこ
とができる。 ポジ型フォトレジストの露光が全面露光であるた
め、工数の削減、製造時間の短縮を実現することができ
る。 層間絶縁膜のエッチングマスクが配線パターンに自
己整合されて形成されるため、目合わせズレに起因する
形状不良の発生を防止することができる。 ＣＭＰを行う場合にもごく短時間で済ますことがで
きるため、高価な装置の占有時間を短くすることがで
き、また新規の導入を回避することができる。
【図１】本発明の第１の実施例を説明するための工程順
断面図の一部。
断面図の一部。
【図２】本発明の第１の実施例を説明するための、図１
の工程に続く工程での工程順断面図。
の工程に続く工程での工程順断面図。
【図３】本発明の第２の実施例を説明するための工程順
断面図の一部。
断面図の一部。
【図４】本発明の第２の実施例を説明するための、図３
の工程に続く工程での工程順断面図。
の工程に続く工程での工程順断面図。
【図５】本発明の第３の実施例を説明するための工程順
断面図。
断面図。
【図６】本発明の第４の実施例を説明するための断面
図。
図。
【図７】本発明の第５の実施例を説明するための断面
図。
図。
【図８】本発明の第６の実施例を説明するための断面
図。
図。
【図９】本発明の実施例のシミュレーション結果を示す
グラフ。
グラフ。
【図１０】図９に示すシミュレーションを求めるための
パターンを示す断面図。
パターンを示す断面図。
【図１１】第１の従来例を説明するための工程順断面
図。
図。
【図１２】第２の従来例を説明するための工程順断面図
の一部。
の一部。
【図１３】第２の従来例を説明するための、図１２の工
程に続く工程での工程順断面図。
程に続く工程での工程順断面図。
【図１４】第３の従来例を説明するための工程順断面
図。
図。
【図１５】第３の従来例の問題点を説明するための断面
図。
図。
１、１１ ＳｉＯ2 膜 ２ Ｓｉ窒化膜 ３ Ａｌ配線 ４、５、８、９、１０、１６、１９ ＣＶＤＳｉＯ2 膜 ６ ポジ型フォトレジスト膜 ７ 感光領域 １２ Ａｌ膜 １３ Ｓｉ膜 １４ マスク １５ Ｓｉ基板 １７ 研磨面 １８ シリカ塗付膜 ２１ 基板 ２２ Ａｌ配線 ２２ａ 太いＡｌ配線 ２２ｂ 細いＡｌ配線 ２３、２５ 層間絶縁膜 ２３ｆ 平坦面 ２４ ポジ型フォトレジスト膜 ２４ａ 未露光レジスト膜
Claims (8)
- 【請求項１】 （１）半導体基板上に下層層間絶縁膜を
形成する工程と、 （２）前記下層層間絶縁膜上に金属配線を形成する工程
と、 （３）前記下層層間絶縁膜上および前記金属配線上に、
前記金属配線の膜厚と同程度もしくはそれより幾分厚い
膜厚の第１の上層層間絶縁膜を形成する工程と、 （４）前記第１の上層層間絶縁膜上にポジ型フォトレジ
スト膜を形成する工程と、 （５）前記フォトレジスト膜を、該フォトレジスト膜が
反射率の低い前記下層層間絶縁膜上では感光せず反射率
の高い前記金属配線上でのみ感光するドーズ量で全面露
光する工程と、 （６）現像を行って前記ポジ型フォトレジスト膜の感光
した前記金属配線上の部分を除去する工程と、 （７）残された前記フォトトレジスト膜をマスクとして
等方性エッチングを行い、前記金属配線上およびその周
りの前記第１の上層層間絶縁膜をエッチング除去する工
程と、 （８）前記金属配線上および前記第１の上層層間絶縁膜
上に第２の上層層間絶縁膜を形成する工程と、を含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 （１′）半導体基板上に下層層間絶縁膜
を形成する工程と、 （２′）前記下層層間絶縁膜上に金属配線を形成する工
程と、 （３′）前記下層層間絶縁膜上および前記金属配線上
に、前記金属配線の膜厚と同程度もしくはそれより幾分
厚い膜厚の第１の上層層間絶縁膜を形成する工程と、 （４′）前記第１の上層層間絶縁膜上にポジ型フォトレ
ジスト膜を形成する工程と、 （５′）前記フォトレジスト膜を、該フォトレジスト膜
が反射率の低い前記下層層間絶縁膜上では感光せず反射
率の高い前記金属配線上でのみ感光するドーズ量で全面
露光する工程と、 （６′）現像を行って前記ポジ型フォトレジスト膜の感
光した前記金属配線上の部分を除去する工程と、 （７′）残された前記フォトトレジスト膜をマスクとし
て等方性エッチングまたは異方性エッチングを行い、前
記金属配線上の前記第１の上層層間絶縁膜の少なくとも
一部をエッチング除去する工程と、 （８′）化学的機械研磨（ＣＭＰ）を行い、前記第１の
上層層間絶縁膜の表面に形成された突起部を研磨除去す
る工程と、を含むことを特徴とする半導体装置の製造方
法。 - 【請求項３】 前記第（８′）の工程の後に、前記金属
配線上および前記第１の上層層間絶縁膜上に第２の上層
層間絶縁膜を形成する工程が付加されていることを特徴
とする請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記下層層間絶縁膜の最上層が、反射率
の低い非導電性材料により形成された層間膜になされて
いるか、あるいは、前記下層層間絶縁膜の層間には反射
率の低い導電性または非導電性の層間膜が含まれている
ことを特徴とする請求項１または２記載の半導体装置の
製造方法。 - 【請求項５】 前記非導電性または導電性の層間膜が、
シリコン窒化膜、シリコン膜、窒化チタン膜、窒化タン
グステン膜、高融点金属膜または高融点金属シリサイド
膜であることを特徴とする請求項４記載の半導体装置の
製造方法。 - 【請求項６】 前記第１の上層層間絶縁膜は、上層部分
がエッチングレートの高い材料により形成されているこ
とを特徴とする請求項１または２記載の半導体装置の製
造方法。 - 【請求項７】 前記第（３）の工程または前記第
（３′）の工程の終了後、前記第（４）の工程または前
記第（４′）の工程の前に、第１の上層層間絶縁膜の表
面に不純物をドープする工程が付加されていることを特
徴とする請求項１または２記載の半導体装置の製造方
法。 - 【請求項８】 前記第（８）の工程または前記第
（８′）の工程の終了後、さらに前記第（２）から前記
第（８）までの工程、あるいは、前記第（２′）から前
記第（８′）までの工程を、１乃至複数回繰り返すこと
を特徴とする請求項１または２記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25447495A JPH0974136A (ja) | 1995-09-07 | 1995-09-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25447495A JPH0974136A (ja) | 1995-09-07 | 1995-09-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0974136A true JPH0974136A (ja) | 1997-03-18 |
Family
ID=17265554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25447495A Pending JPH0974136A (ja) | 1995-09-07 | 1995-09-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0974136A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000208710A (ja) * | 1999-01-13 | 2000-07-28 | Sony Corp | 半導体装置 |
| WO2009013849A1 (ja) * | 2007-07-26 | 2009-01-29 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
| JP2011066082A (ja) * | 2009-09-15 | 2011-03-31 | Toshiba Corp | 半導体装置の製造方法 |
| JP2012146725A (ja) * | 2011-01-07 | 2012-08-02 | Lapis Semiconductor Co Ltd | 配線層の形成方法及び半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5356981A (en) * | 1976-11-01 | 1978-05-23 | Hitachi Ltd | Production of semiconductor device |
| JPH01185944A (ja) * | 1988-01-21 | 1989-07-25 | Oki Electric Ind Co Ltd | 多層配線の形成方法 |
| JPH03211720A (ja) * | 1990-01-16 | 1991-09-17 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH07147278A (ja) * | 1993-11-26 | 1995-06-06 | Nec Corp | 半導体装置の製造方法 |
-
1995
- 1995-09-07 JP JP25447495A patent/JPH0974136A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5356981A (en) * | 1976-11-01 | 1978-05-23 | Hitachi Ltd | Production of semiconductor device |
| JPH01185944A (ja) * | 1988-01-21 | 1989-07-25 | Oki Electric Ind Co Ltd | 多層配線の形成方法 |
| JPH03211720A (ja) * | 1990-01-16 | 1991-09-17 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH07147278A (ja) * | 1993-11-26 | 1995-06-06 | Nec Corp | 半導体装置の製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000208710A (ja) * | 1999-01-13 | 2000-07-28 | Sony Corp | 半導体装置 |
| WO2009013849A1 (ja) * | 2007-07-26 | 2009-01-29 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
| US8101502B2 (en) | 2007-07-26 | 2012-01-24 | Sharp Kabushiki Kaisha | Semiconductor device and its manufacturing method |
| JP2011066082A (ja) * | 2009-09-15 | 2011-03-31 | Toshiba Corp | 半導体装置の製造方法 |
| JP2012146725A (ja) * | 2011-01-07 | 2012-08-02 | Lapis Semiconductor Co Ltd | 配線層の形成方法及び半導体装置の製造方法 |
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