KR100229859B1 - 반도체 장치 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

게이트 단자와 보디단자의 접속에 의해 고속동작을 하는 반도체 장치에 있어서, 게이트 단자와 보디단자의 접속위치가 한정되는것을 방지하여 소형화를 달성하는 동시에, 전원전압의 제한에 의한 불편함을 해소한 반도체 장치를 제공한다.
P형의 벌크 실리콘 기판 PS 위에 N형 웰층 NW가 형성되고, N형 웰층 NW 내에는 채널영역 PC가 형성되어 있다.
채널영역 PC는 소스영역 ST 및 드레인 영역 DT 와는 역극성의 반도체층으로 형성되어 있다.
그리고 게이트 전극 GT의 단부 EP 근처의 본체부 MP의 하부에 위치하는 게이트 산화막GO에 콘택트홀 CHC가 형성되어 있다.

Description

반도체 장치{Semiconductor Device}
본 발명은 반도체 장치에 관한 것으로 특히 MOS 트랜지스터의 보디단자전압의 제어를 하나 하나에 가능하게 하는 반도체 장치에 관한 것이다.
최근, MOS 트랜지스터의 보디단자를 게이트 단자에 접속함으로써 MOS 트랜지스터의 온전류(드레인-소스간 전류)를 증가시켜 스위칭동작의 고속화를 꾀하는 연구가 이루어져, 예를 들면, 1994년의 IEDM(international electron devices meeting)논문집의 PP809-812(이후 문헌1이라 칭함), 1996년의 ISSCC(IEEE international solid-state clrcuits conference)논문집의 PP84-85(이후 문헌2라고 칭함)및 동 논문집의 PP88-89(이후 문헌3이라 칭함)에 연구발표가 되어 있다.
이하, 도 53∼도 56를 사용하여 보디단자를 게이트 단자에 접속하는 것에 따른 MOS 트랜지스터의 동작을 설명한다.
도 53은 NMOS 트랜지스터를 나타내는 도면이고, 부호 GT는 게이트 단자를, 부호 ST는 소스단자를, 부호 DT는 드레인단자를, 부호 BT는 보디단자를 각각 나타낸다.
또 보디단자 BT는 백게이트 단자라 불리우는 경우도 있다.
종래의 반도체 집적회로에서는, NMOS 트랜지스터의 보디단자BT는 소스단자ST에 접속하여 사용했으며, 게이트-소스단자 사이에 한계치전압(Vth) 이상의 전압을 인가하면 NMOS 트랜지스터가 온하여 드레인-소스단자 사이에 온전류가 흐른다.
도 54에 NMOS 트랜지스터의 동작특성을 나타낸다.
도 54에 있어서 가로축에 드레인-소스단자간 전압(Vds)을, 세로축에 드레인-소스단자간 전류(Ids.)를 나타낸다.
도 54에 있어서 점선으로 표시되는 특성 BL1 및 BL2는 NMOS 트랜지스터의 게이트-소스단자 사이에 한계치전압(Vth) 이상의 전압을 인가하는 경우의 드레인-소스단자간 전류특성을 표시하며, 특성BL2는 게이트-소스단자간 전압(Vgs)이 특성BL1 보다도 높은 경우의 특성이다.
또, 실선으로 표시하는 특성 SL1 및 SL2는 게이트 단자와 보디단자를 접속한 경우의 드레인-소스단자간 전류특성을 표시하며, 특성SL2는 게이트-소스단자간 전압(Vgs)이 특성SL1 보다도 높은 경우의 특성이다.
도 54에서 알 수 있는 바와 같이, 게이트-소스단자간 전압(Vgs)이 높을수록 흐르는 전류가 커지고, 또 게이트 단자와 보디단자를 접속한 경우에는 보디단자를 소스단자에 접속한 경우에 비하여 흐르는 전류가 커지고 있다.
이 현상은 하기의 수식(1)에 의해서 표시된다.
Figure pat00001
즉, 게이트-소스단자간 전압(Vgs)이 높아지거나 한계치 전압(Vth)이 작아짐으로서, 드레인-소스단자간 전류(Ids)가 커진다.
그리고 NMOS 트랜지스터의 경우, 한계치전압(Vth)은 보디단자 전압(백게이트전압)이 접지전위(GND)인 때를 기준으로 해서, 보디단자 전압이 접지전위 이상으로 되면 한계치전압이 저하, 즉 백게이트 바이어스 효과가 적어지고, 보디단자 전압이 접지전위 이하로 되면 한계치전압이 증가한다.
따라서, 게이트 단자와 보디단자를 접속하면 게이트 단자에 소정의 전압이 주어져서 NMOS 트랜지스터가 온상태가 된 경우에, 보디단자 전압이 게이트 단자 전압과 같은, 즉 접지전위 이상으로 되고, 한계치전압이 저하해서 드레인-소스단자간 전류가 증가하게 된다.
그와 반대로, PMOS 트랜지스터의 경우에는 보디단자 전압이 소스단자 전압보다 낮아질수록 백게이트 바이어스효과가 적어지기 때문에 한계치전압은 저하한다.
MOS 트랜지스터로 구성되는 반도체집적회로는 그 부하용량을 충방전함에 따라 논리동작한다.
따라서 게이트 단자와 보디단자를 접속한 MOS트랜지스터에서는 드레인-소스단자간 전류를 크게할 수 있기 때문에 고속동작이 가능해진다.
여기서 문제가 되는 것은 게이트 단자와 보디단자를 접속하기 위한 구조이다.
도 55및 도 56에, 앞서 설명한 문헌1에 나타나는 게이트 단자와 보디단자의 접속구조를 나타낸다.
도 55는 반도체 장치의 부분단면도이고, P+실리콘영역 PR의 상부에는 폴리실리콘 게이트 PG가 설정되어 있고, 그 폴리실리콘 게이트 PG를 관통하도록 알루미늄층 AL이 설치되어 폴리실리콘 게이트 PG와 P+실리콘영역 PR을 전기적으로 단락하고 있다.
도 56은 도 55에 나타나는는 구성을 화살표시 방향에서 본 경우의 평면도이고, 이 도면에서는 알루미늄층 AL을 생략하고 있다.
도 56에 있어서, 드레인/소스영역이 되는 N+실리콘 영역NR에 끼워져 폴리실리콘 게이트 PG가 배치되고, N+실리콘 영역NR의 바깥 쪽의 폴리실리콘 게이트 PG의 단부에서 P+실리콘 영역PR이 노출하고 있다.
이 부분이 도 55에 표시한 구성에 해당하는 영역이다.
이상 설명한 바와 같이, 종래의 MOS 트랜지스터에서의 게이트 단자와 보디단자의 접속구조는 게이트를 도체층(알루미늄층 AL)에 의해서 관통하는 것으로, 게이트와 게이트 바로 아래 의 반도체기판과의 접속을 하고 있었다.
이러한 구성에서는 도체층(알루미늄층 AL)이 게이트 상층의 절연층 및 게이트 하층의 절연층을 관통시키도록 형성해야 하며, 장소적인 제약이나 제조상의 곤란이 예상된다.
또, 게이트 단자와 보디단자를 접속한 구성에서는, 보디영역을 형성하는 반도체층(도 55, 도 56에서는 도시되지 않은 P형태 실리콘층)과 소스영역을 형성하는 반도체층( N+실리콘 영역 NR)으로 구성되는 다이오드의 빌트인 전압(약0.8V)이하의 전원전압을 사용해야만 한다.
이것은, 빌트인전압 이상의 전원전압을 사용한 경우에는, MOS 트랜지스터의 드레인 영역을 형성하는 반도체층( N+실리콘 영역 NR), 소스영역을 형성하는 반도체층( N+실리콘 영역 NR), 보디영역을 형성하는 반도체층으로 구성되는 기생바이폴라 트랜지스터가 온하여 포화영역에서 동작해서, 결과적으로 회로동작이 느려지기 때문이다.
현 상태의 반도체 장치에서는 전원전압으로서 5V, 또는 3.3V가 사용되고, 장래적으로는 1V의 전원전압이 사용될 가능성이 있지만, 그것에 앞서 2.5V, 또는 1.5V의 전원전압이 실용화되게 된다.
이러한 상황에서, 0.8V이하의 전원전압밖에 사용할 수 없다고 한다면, 5V 또는 3.3V의 전원전압을 사용하는 다른 반도체 장치와의 병존이 곤란하게 된다고 하는 문제가 있었다.
본 발명은 상기와 같은 문제점을 해소하기 위해서 이루어진 것으로, 게이트 단자와 보디단자의 접속에 의해 고속동작을 하는 반도체 장치에서, 게이트 단자와 보디단자의 접속위치가 한정되지 않고 소형화를 달성할 수 있는 동시에, 전원전압의 제한으로 인한 불편함을 해소한 반도체 장치를 제공한다.
본 발명에 관한 청구항1에 기재된 반도체 장치는 MOS 구조를 가지는 반도체 장치로서, 채널영역이 되는 반도체층과, 상기 반도체층위에 형성되고 게이트 산화막이 되는 제 1의 산화막과, 상기 제 1의 산화막상에 적어도 일부가 접하도록 형성된 게이트 전극과, 상기 게이트 전극과 상기 반도체층과의 사이에 형성되고, 상기 게이트 전극과 상기 반도체층을 전기적으로 접속하는 제 1의 접속수단을 구비하며, 상기 제 1의 접속수단은 상기 게이트 전극과 상기 반도체층을 직결하도록 형성된 제 1의 콘택트홀과, 상기 제 1의 콘택트홀내에 충전된 제 1의 도체층을 가지고 있다.
본 발명에 관한 청구항2기재의 반도체 장치는 MOS 구조를 가지는 반도체 장치로서, 채널영역이 되는 제 1의 반도체층과, 상기 제 1의 반도체층에 인접하여 형성되며, 상기 제 1의 반도체층과 동일 도전형으로 비교적 고농도의 제 2의 반도체층과, 적어도 상기 제 1의 반도체층위에 형성되며 게이트 산화막이 되는 제 1의 산화막과, 상기 제 1의 산화막상에 적어도 일부가 접하도록 형성된 게이트 전극과, 상기 게이트 전극과 상기 제 2의 반도체층과의 사이에 형성되고 상기 게이트 전극과 상기 제 2의 반도체층을 전기적으로 접속하는 제 1의 접속수단을 구비하며, 상기 제 1의 접속 수단은 상기 게이트 전극과 상기 제 2의 반도체층을 직결하도록 형성된 제 1의 콘택트홀과, 상기 제 1의 콘택트홀내에 충전된 제 1의 도체층을 가지고 있다.
도 1은 게이트 단자와 보디단자의 접속을 하기 위한 구성의 일례를 설명하는 평면도.
도 2는 게이트 단자와 보디단자의 접속을 하기 위한 구성의 일례를 설명하는 단면도.
도 3은 게이트 단자와 보디단자의 접속을 하기 위한 구성의 일례를 설명하는 단면도.
도 4는 본 발명에 관한 구성을 적용한 2입력 NOR게이트를 나타내는 도면.
도 5는 2입력 NOR게이트의 일부의 구성을 표시하는 평면도.
도 6은 2입력 NOR게이트의 일부의 구성을 표시하는 단면도.
도 7은 2입력 NOR게이트의 일부의 구성을 표시하는 단면도.
도 8은 본 발명에 관한 실시의 형태 1의 구성을 표시하는 평면도.
도 9는 본 발명에 관한 실시의 형태 1의 구성을 표시하는 단면도.
도 10은 본 발명에 관한 실시의 형태 1의 구성을 표시하는 단면도.
도 11은 본 발명에 관한 실시의 형태 2의 구성을 표시하는 단면도.
도 12는 본 발명에 관한 실시의 형태 2의 구성을 표시하는 단면도.
도 13은 본 발명에 관한 실시의 형태 3의 구성을 표시하는 평면도.
도 14는 본 발명에 관한 실시의 형태 3의 구성을 표시하는 단면도.
도 15는 본 발명에 관한 실시의 형태 3의 구성을 표시하는 단면도.
도 16은 본 발명에 관한 실시의 형태 4의 구성을 표시하는 단면도.
도 17은 본 발명에 관한 실시의 형태 4의 구성을 표시하는 단면도.
도 18은 본 발명에 관한 실시의 형태 5의 구성을 표시하는 평면도.
도 19는 본 발명에 관한 실시의 형태 5의 구성을 표시하는 단면도.
도 20은 본 발명에 관한 실시의 형태 6의 게이트어레이형의 반도체 장치의 전체구성을 표시 하는 블록도.
도 21은 본 발명에 관한 실시의 형태 6의 게이트어레이형의 반도체 장치의 부분구성을 표시 하는 평면도.
도 22는 본 발명에 관한 실시의 형태 6의 게이트어레이형의 반도체 장치의 부분구성을 표시 하는 단면도.
도 23은 본 발명에 관한 구성을 적용한 2입력 NOR게이트를 게이트어레이형의 반도체 장치로 형성한 경우의 레이아웃을 표시하는 평면도.
도 24는 본 발명에 관한 실시의 형태 7의 게이트어레이형의 반도체 장치의 부분구성을 표시 하는 평면도.
도 25는 본 발명에 관한 실시의 형태 7의 게이트어레이형의 반도체 장치의 부분단면도.
도 26은 본 발명에 관한 실시의 형태 7의 게이트어레이형의 반도체 장치의 부분단면도.
도 27은 본 발명에 관한 실시의 형태 7의 게이트어레이형의 반도체 장치의 부분단면도.
도 28은 본 발명에 관한 실시의 형태 8를 설명하는 도면.
도 29는 본 발명에 관한 실시의 형태 9를 설명하는 도면.
도 30은 본 발명에 관한 실시의 형태 1의 구성의 제조공정을 나타내는 도면.
도 31은 본 발명에 관한 실시의 형태 1의 구성의 제조공정을 나타내는 도면.
도 32는 본 발명에 관한 실시의 형태 1의 구성의 제조공정을 나타내는 도면.
도 33은 본 발명에 관한 실시의 형태 1의 구성의 제조공정을 나타내는 도면.
도 34는 본 발명에 관한 실시의 형태 1의 구성의 제조공정을 나타내는 도면.
도 35는 본 발명에 관한 실시의 형태 1의 구성의 제조공정을 나타내는 도면.
도 36은 본 발명에 관한 실시의 형태 1의 구성의 제조공정을 나타내는 도면.
도 37은 본 발명에 관한 실시의 형태 2의 구성의 제조공정을 나타내는 도면.
도 38은 배선공정을 나타내는 도면.
도 39는 배선공정을 나타내는 도면.
도 40은 본 발명에 관한 실시의 형태 3의 구성의 제조공정을 나타내는 도면.
도 41은 본 발명에 관한 실시의 형태 3의 구성의 제조공정을 나타내는 도면.
도 42는 본 발명에 관한 실시의 형태 3의 구성의 제조공정을 나타내는 도면.
도 43은 본 발명에 관한 실시의 형태 3의 구성의 제조공정을 나타내는 도면.
도 44는 본 발명에 관한 실시의 형태 3의 구성의 제조공정을 나타내는 도면.
도 45는 본 발명에 관한 실시의 형태 3의 구성의 제조공정을 나타내는 도면.
도 46은 본 발명에 관한 구성을 적용한 산화막분리방식의 게이트어레이형 반도체 장치의 제 조공정을 나타내는 도면.
도 47은 본 발명에 관한 구성을 적용한 산화막분리방식의 게이트어레이형 반도체 장치의 제 조공정을 나타내는 도면.
도 48은 본 발명에 관한 구성을 적용한 산화막분리방식의 게이트어레이형 반도체 장치의 제 조공정을 나타내는 도면.
도 49는 본 발명에 관한 구성을 적용한 산화막분리방식의 게이트어레이형 반도체 장치의 제 조공정을 나타내는 도면.
도 50은 본 발명에 관한 구성을 적용한 산화막분리방식의 게이트어레이형 반도체 장치의 제 조공정을 나타내는 도면.
도 51은 본 발명에 관한 구성을 적용한 산화막분리방식의 게이트어레이형 반도체 장치의 제 조공정을 나타내는 도면.
도 52는 본 발명에 관한 구성을 적용한 산화막분리방식의 게이트어레이형 반도체 장치의 제 조공정을 나타내는 도면.
도 53은 NMOS 트랜지스터의 단자배치를 나타내는 도면.
도 54는 NMOS 트랜지스터의 동작특성을 나타내는 도면.
도 55는 게이트 단자와 보디단자의 접속을 하기 위한 종래의 구성을 표시하는 단면도.
도 56은 게이트 단자와 보디단자의 접속을 하기 위한 종래의 구성을 표시하는 평면도.
＜도면의 주요부분에 대한 부호의 설명＞
CHB,CHC : 콘택트홀 GT : 게이트 전극
GO : 게이트 산화막 MW : 금속배선
＜ A. 서론＞
우선 발명자들은 게이트 단자와 보디단자를 접속하기 위한 구성으로서 보디단자를 소스단자에 접속하는 일반적인 MOS 트랜지스터의 구성에서 이하에 설명하는 것과 같은 구성에 생각이 미쳤다.
도 1는 게이트 단자와 보디단자를 접속한 PMOS 트랜지스터90의 레이아웃을 나타나는 평면도이다.
도 1은 게이트 전극과 그 주변의 구성을 표시한 도면이고, 가늘고 긴 형상의 게이트 전극 GT의 한 쪽의 단부의 상부로부터 보디단자 영역 BT의 상부에 걸쳐서 금속배선 MW가 배치되어 있다.
여기서, 산화막 LO는 게이트 전극 GT를 덮도록 형성되어 있기 때문에, 원래 게이트 전극GT는 보이지 않지만 명확화를 기하기 위해 게이트 전극 GT을 실선으로 표시하고 있다.
금속배선 MW와 보디단자 BT는 콘택트홀 CHA에 의해서 접속되고, 금속배선 MW와 게이트 전극 GT는 콘택트홀 CHB에 의해서 접속하는 구성으로 되어 있다.
또, 게이트 전극 GT의 중앙부의 짧은 방향의 양측에는 드레인 영역 DT 및 소스영역 ST가 설치되어 있다.
또한, 게이트 전극 GT의 바로 아래는 채널영역으로 되어 있다.
도 2에, 도 1에 나타나는 PMOS 트랜지스터90을 벌크 실리콘 기판을 사용하여 작성한 경우의 Y-Y' 선에서의 단면구성을 나타낸다.
도 2에 있어서, P형의 벌크 실리콘 기판 PS의 위에 N형웰층 NW가 형성되고, N형 웰층NW 내에는 채널영역 PC가 형성되어 있다.
채널영역 PC는 소스영역ST 및 드레인 영역 DT와는 역극성(여기서는 N형)의 반도체층으로 형성되며, 제 1도에 나타내는 바와 같이 채널영역 PC를 끼고 소스영역 ST 및 드레인 영역DT가 형성되어 있다.
채널영역PC의 상부에는 게이트 산화막 GO를 사이에 끼고 게이트 전극 GT가 형성되어 있다.
그리고, 게이트 전극 GT 및 그 밖의 구성을 덮도록 산화막 LO가 형성되어 있다.
채널영역 PC는 그 긴 방향 양단의 바깥 쪽에 형성된 산화막 SO에 의해서 다른 반도체층으로부터 분리되고, 게이트 전극 GT의 긴 방향 양단부는 산화막 SO의 상부에까지 연장하도록 형성되어 있다.
그리고 게이트 전극 GT의 긴 방향의 한 쪽의 단부는 산화막 LO를 관통하는 콘택트홀 CHB를 통해, 산화막 LO상에 형성된 금속배선 MW에 접속되어 있다.
또, 금속배선 MW는 산화막 LO를 관통하는 콘택홀 CHA를 통해서 N형 웰층 NW 내에 형성된 N+형(N형 불순물농도가 높다)의 보디단자 영역 BT에 접속되어 있다.
따라서 게이트 전극 GT가 보디단자 영역BT을 통해 N형 웰층 NW(보디)에 접속되고, 보디단자 영역 BT는 N형 웰층 NW를 통해 N형의 채널영역 PC와 접속하게 되는 것이다.
또, 보디단자 영역BT를 N+형으로 하는것은 불순물농도를 높게 함으로써 금속배선 MW와 N형 웰층 NW의 접속에 의해서 생기는 콘택저항을 작게 하기 위해서이다.
도 3에, 도 1에 나타나는 PMOS 트랜지스터90을 SOI(Silicon 0n Insu1ator)실리콘 기판을 사용하여 작성한 경우의 Y - Y' 선에서의 단면구성을 나타낸다.
도 3에 있어서, P형의 벌크 실리콘 기판 PS 내에 매립산화막 BO가 형성되어 있다. 이와 같이, SOI 실리콘 기판이란 벌크 실리콘 기판상에 산화막이 형성된 것이며, 여기서는 벌크 실리콘 기판 PS 내에 매립에 의해 매립산화막 BO가 형성된 구성으로 되어 있다.
또한, 도 2를 사용하여 설명한 벌크 실리콘 기판을 사용한 경우와 동일한 구성에 관해서는 동일한 부호를 부착하고, 중복되는 설명은 생략한다.
SOI 실리콘 기판을 사용하여 MOS 트랜지스터를 작성한 경우에는, 매립산화막상의 반도체층내에 트랜지스터 구조가 형성되기 때문에, 소스영역 및 드레인 영역의 용량이 적어지고 고속으로 동작하는 트랜지스터를 얻을 수가 있다.
도 3에서도 도 2와 같이, 게이트 전극 GT의 긴 방향의 한 쪽의 단부가 산화막 LO를 관통하는 콘택트홀 CHB를 통해서 산화막 LO 상에 형성된 금속배선 MW에 접속되고, 금속배선 MW는 산화막 LO를 관통하는 콘택트홀 CHA를 통해서, N형 웰층 NW내에 형성된 N+형 의 보디단자 영역 BT에 접속되어 있다.
그리고, 보디단자 영역 BT는 채널영역 PC와 보디단자 영역 BT와의 사이에 형성된 N형 반도체영역 NR를 통해서 채널영역 PC와 접속되어 있다.
또, N형 반도체영역 NR를 형성하는데는 채널영역 PC와 보디단자 영역 BT와의 사이에 형성된 산화막 SO가 매립산화막 BO에 도달하지 않도록 해야만 한다.
이와 같이, 도 1에 나타나는 PMOS 트랜지스터90은 벌크 실리콘 기판을 사용한 구성 및 SOI 실리콘 기판을 사용한 구성에 대응할 수가 있다.
다음에, 게이트 단자와 보디단자를 접속한 NMOS 트랜지스터 및 PMOS 트랜지스터를 사용한 회로구성의 일례로서, 도 4에 2입력 NOR게이트를 나타낸다.
도 4에 있어서, 전원전위 VDD(제 1의 전위)와 접지전위GND(제 3의 전위)의 사이에 PMOS 트랜지스터 MP1, MP2 및 NMOS 트랜지스터 MN1가 차례로 직렬로 접속되고, NMOS 트랜지스터 MN1의 드레인전극과 소스전극 사이에 병렬로 NMOS 트랜지스터 MN2가 접속되어 있다.
PMOS 트랜지스터 MP1 및 NMOS 트랜지스터 MN2의 게이트 전극은 제 1입력단자 IN1에 접속되고, PMOS 트랜지스터 MP1 및 NMOS 트랜지스터 MN1의 게이트 전극은 제 2입력단자IN2에 접속되어 있다.
또, NMOS 트랜지스터 MN1 및 MN2의 드레인전극은 출력단자 OUT1에 접속되어 있다.
여기서, 도 4에 나타나는 2입력 NOR게이트의 PMOS 트랜지스터 MP1 및 MP2의 레이아웃을 도 5에 나타낸다.
도 5에서 2개의 가늘고 긴 형상의 게이트 전극 GT가 병렬로 배치되어 있다.
도면을 향해서 우측이 PMOS 트랜지스터 MP1의 게이트 전극이고, 좌측이 PMOS 트랜지스터 MP2의 게이트 전극이다.
그리고, 2개의 게이트 전극 GT의 각각의 한 쪽 단부의 상부로부터 보디단자 영역 BT의 상부에 걸쳐서 금속배선 MW가 배치되어 있다.
여기서, 산화막 LO는 2개의 게이트 전극 GT를 덮도록 형성되어 있기 때문에, 원래의 게이트 전극 GT는 보이지 않지만 명확화를 기하기 위해서 2개의 게이트 전극 GT를 실선으로 표시하고 있다.
금속배선 MW와 보디단자 BT는 콘택트홀 CHA에 의해서 접속되고, 금속배선 MW와 게이트 전극 GT는 콘택트홀 CHB에 의해서 접속되는 구성으로 되어 있다.
또, 2개의 게이트 전극 GT의 중앙부의 짧은 방향의 양측에는 드레인 영역 DT 및 소스영역 ST가 설치되어 있다.
그리고, PMOS 트랜지스터 MP2의 소스영역 ST의 상부로부터 PMOS 트랜지스터 MP1의 드레인 영역 DT의 상부에 걸쳐서 금속배선 MW가 배치되어 있다.
또, 금속배선 MW와 드레인 영역 DT 및 소스영역 ST는 콘택트홀 CHA에 의해서 접속되어 있다.
또, PMOS 트랜지스터 MP2의 드레인 영역 DT에는 콘택트홀 CHA를 통해 금속배선 MW가 접속되고, 해당 금속배선 MW는 출력단자 OUT1에 접속되어 있다.
그리고, PMOS 트랜지스터 MP1의 소스영역 ST에는 콘택트홀 CHA를 통해 금속배선 MW가 접속되고 해당 금속배선 MW는 전원전위 VDD에 접속되어 있다.
도 6에, 도 5에 나타나는 PMOS 트랜지스터 MP1 및 MP2을 벌크 실리콘 기판을 사용하여 작성한 경우의 X-X' 선에서의 단면구성을 나타낸다.
도 6에 있어서, P형의 벌크 실리콘 기판 PS 위에 PMOS 트랜지스터 MP1 및 MP2의 구성에 대응하여 2개의 N형 웰층 NW가 형성되어 있다.
또, 2개의 N형 웰층 NW의 사이에는 각각의 보디영역을 분리하기 위해서 P형 웰영역 PW가 형성되어 있다.
또한, 2개의 N형 웰층 NW 내에는, N형의 채널영역 PC와 해당 채널영역 PC을 끼우도록 P+형의 드레인 영역 DT 및 소스영역 ST가 형성되어 있다.
그리고, 채널영역 PC의 상부에는 게이트 산화막 GO를 사이에 끼고 게이트 전극 GT가 형성되어 있다.
그리고, 게이트 전극GT 및 그 밖의 구성을 덮도록 산화막 LO가 형성되어 있다.
그리고, PMOS 트랜지스터 MP1와 PMOS 트랜지스터 MP2는 산화막 SO와 P형 웰영역 PW에 의해서 서로 전기적으로 분리되어 있다.
또, PMOS 트랜지스터 MP1의 드레인 영역 DT와 PMOS 트랜지스터 MP2의 소스영역 ST는, 산화막 LO를 관통하는 콘택트홀 CHA를 통해서 산화막 LO상에 형성된 금속배선 MW에 각각 접속되어 있다.
도 7에, 도 5에 나타나는 PMOS 트랜지스터 MP1 및 MP2을 SOI 실리콘 기판을 사용하여 작성한 경우의 X-X' 선에서의 단면구성을 나타낸다.
도 7에 있어서, P형의 벌크 실리콘 기판 PS 내에 매립산화막 BO가 형성되어 있다. 또, 도 6을 사용하여 설명한 벌크 실리콘 기판을 사용한 경우와 동일한 구성에 관해서는, 동일한 부호를 부착하여 중복되는 설명은 생략한다.
도 7에서도 도 6과 같이, PMOS 트랜지스터 MP1의 드레인 영역 DT와 PMOS 트랜지스터 MP2의 소스영역ST는, 산화막 LO를 관통하는 콘택트홀 CHA를 통해서 산화막 LO 상에 형성된 금속배선 MW에 각각 접속되어 있다.
그리고, PMOS 트랜지스터 MP1와 MP2와의 사이에는 매립산화막 BO에 달하는 산화막 SO가 형성되고, PMOS 트랜지스터 MP1과 MP2와는 산화막 SO와 매립산화막 BO에 의해서 전기적으로 분리되어 있다.
이상 설명한 바와 같이, 게이트 단자와 보디단자를 접속하기 위한 구성의 일례를 나타내는 PMOS 트랜지스터90에서는, 소스영역 및 드레인 영역의 외부에 양자와는 별개로 설치된 반도체층(제 2도에서는 N+형의 보디단자 영역BT)에 콘택트홀을 통해 금속배선을 접속하고, 해당 금속배선과 게이트 전극을 콘택트홀을 통해 접속하는 구성으로 되어 있었다.
따라서, 소스영역및 드레인 영역의 외부에 별개로 반도체층을 설치할 필요가 있어, 트랜지스터의 형성영역이 커진다고 하는 문제를 가지고 있었다.
또, 직렬접속된 2개의 MOS 트랜지스터간을 산화막에 의해서 분리하고, 양자(兩者)인 소스영역과 드레인 영역과는 금속배선으로 접속하는 구성에서는 양 MOS 트랜지스터를 근접 배치하기 위한 제한이 크고, 장치 전체를 소형화할 수 없다고 하는 문제를 안고 있었다.
그래서, 이런 문제점을 해소하는 동시에 도 55 및 도 56을 사용하여 설명한 종래의 반도체 장치의 문제점도 해소하는 구성을 이하 실시의 형태 1∼10로서 설명한다.
＜ B. 실시의 형태 1＞
く B-1. 장치구성＞
도 8에 본 발명에 관한 반도체 장치의 실시의 형태 1로서 게이트 단자와 보디단자를 접속한 PMOS 트랜지스터100의 레이 아웃을 나타낸다.
도 8에서, 게이트 전극 GT는 채널영역의 상부에 위치하는 본체부 MP와, 본체부MP의 양단에 형성된 단부 EP를 가지며, 가늘고 긴 형상으로 되어 있다.
도 8에 있어서, 게이트 전극 GT의 본체부 MP의 한 쪽끝은 단부 EP와 같은 정도의 폭을 가지며, 거기에는 콘택트홀 CHC가 설치되어 있다.
여기서, 산화막 LO는 게이트 전극 GT를 덮도록 형성되어 있기 때문에, 원래 게이트 전극 GT는 보이지 않지만, 명확화를 기하기 위해 게이트 전극 GT을 실선으로 표시하고 있다. 또 콘택트홀 CHC도 게이트 전극 GT에 덮어져서 보이지 않지만 명확화를 기하기 위해 실선으로 표시하고 있다.
게이트 전극 GT의 본체부 MP의 짧은 방향 양측에는 드레인 영역 DT 및 소스영역 ST가 설치되어 있다.
또, 게이트 전극 GT의 바로 아래는 채널영역으로 되어 있다.
도 9에, 도 8에 나타나는 PMOS 트랜지스터100를 벌크 실리콘 기판을 사용하여 작성한 경우의 Y-Y' 선에서의 단면구성을 나타낸다.
도 9에 있어서, P형 벌크 실리콘 기판 PS의 위에 N형 웰층 NW가 형성되고, N형 웰층NW 내에는 채널영역 PC가 형성되어 있다.
채널영역 PC는, 소스영역 ST 및 드레인 영역 DT와는 역극성(여기서는 N형)의 반도체층으로 형성되어 있다.
또, 도 8에 나타내는 바와 같이, 채널영역 PC를 끼고 소스영역ST 및 드레인 영역 DT가 형성되어 있다.
채널영역 PC의 상부에는 게이트 산화막 GO를 사이에 끼고 게이트 전극 GT가 형성되어 있다.
그리고, 게이트 전극 GT 및 그 밖의 구성을 덮도록 산화막 LO가 형성되어 있다.
채널영역 PC는 그 긴 방향 양단에 형성된 산화막 SO에 의해서 다른 반도체층으로부터 분리되고, 게이트 전극 GT의 단부 EP는 산화막 SO의 상부에까지 연장하도록 형성되어 있다.
그리고, 게이트 전극 GT의 단부 EP 근처의 본체부 MP의 하부에 위치하는 게이트 산화막 GO에 콘택트홀 CHC가 형성되어 있다.
따라서, 게이트 전극 GT와 채널영역 PC(즉, 보디영역)가 콘택트홀 CHC을 통해 전기적으로 접속하게 된다.
또한, 콘택트홀 CHC 내에는 도체층이 충전되어 있는 것은 말할것도 없고, ??콘택트홀을 통해서 전기적으로 접속된다」라고 하는 표현은, 『콘택트홀내에 충전된 도체층에 의해서 전기적으로 접속 된다』라고 하는것을 뜻하고 있다.
도 10에, 도 8에 나타나는 PMOS 트랜지스터100을 SOI 실리콘 기판을 사용하여 작성할 경우의 Y-Y' 선에서의 단면구성을 나타낸다.
도 10에 있어서, P형의 벌크 실리콘 기판 PS내에 매립산화막 BO가 형성되어 있다. 또, 도 9를 사용하여 설명한 벌크 실리콘 기판을 사용한 경우와 동일한 구성에 관해서는, 동일한 부호를 부착하여 중복되는 설명은 생략한다.
도 10에서도 도 9와 같이, 게이트 전극 GT의 단부 EP 근처 본체부 MP의 하부에 위치하는 게이트 산화막 GO에 콘택트홀 CHC가 형성되어 있다.
따라서, 게이트 전극 GT와 채널영역 PC(즉 보디영역)가 콘택트홀 CHC를 통해서 전기적으로 접속하게 된다.
＜ B-2. 특징적 작용효과＞
이상 설명한 바와 같이 PMOS 트랜지스터100은, 게이트 산화막 GO를 관통하는 콘택트홀 CHC에 의해서 게이트 전극 GT와 채널영역 PC(즉, 보디영역)를 전기적으로 접속하기 때문에, 도 1∼도 3을 사용하여 설명한 PMOS 트랜지스터90과 같이, 소스영역 및 드레인 영역의 외부에 양자와는 별개로 보디단자 영역 BT가 되는 반도체층을 설치할 필요가 없고, 트랜지스터의 형성영역을 좁게 할 수가 있다.
또, 콘택트홀 CHC는 게이트 산화막 GO만을 관통하도록 설치되기 때문에, 그 깊이는 얕고 제조가 용이하다.
＜C. 실시의 형태 2＞
＜C-1. 장치구성＞
도 11 및 도 12에, 본 발명에 관한 반도체 장치의 실시의 형태 2로서 게이트 단자와 보디단자를 접속한 PMOS 트랜지스터200의 단면구성을 나타낸다.
또, 평면 구성을 나타내는 레이아웃 도면은, 도 8을 사용하여 설명한 PMOS 트랜지스터100의 레이아웃 도면과 마찬가지이기 때문에 생략한다.
또, 도 11 및 도 12에 나타나는 단면은 도 8에 나타나는 Y-Y' 선에서의 단면이다.
도 11은 PMOS 트랜지스터200을 벌크 실리콘 기판을 사용하여 작성한 경우의 구성이고, P형의 벌크 실리콘 기판 PS위에 N형 웰층 NW가 형성되며, N형 웰층 NW 내에는 N형의 채널영역 PC 및 N+형 반도체영역 NP가 서로 근접하여 형성되어 있다.
채널영역 PC 및 N+형 반도체영역 NP의 상부에는, 게이트 산화막 GO를 사이에 끼고 게이트 전극 GT가 형성되어 있다.
그리고, 게이트 전극 GT 및 그 밖의 구성을 덮도록 산화막 LO가 형성되어 있다.
채널영역 PC 및 N+형 반도체영역 NP는 그 긴 방향의 바깥 쪽에 형성된 산화막 SO에 의해서 다른 반도체층으로부터 분리되고, 게이트 전극 GT의 단부 EP는 산화막 SO의 상부에까지 연장하도록 형성되어 있다.
그리고, N+형 반도체영역 NP의 상부에 위치하는 게이트 산화막 GO에 콘택트홀 CHC가 형성되어 있다.
따라서, 게이트 전극 GT와 N+형 반도체영역NP(즉 보디영역)가 콘택트홀 CHC을 통해 전기적으로 접속하게 된다.
다음에, PMOS 트랜지스터200을 SOI 실리콘 기판을 사용하여 작성한 경우의 단면구성을 도 12에 나타낸다.
도 12에 있어서, P형의 벌크 실리콘 기판 PS 내에 매립산화막 BO가 형성되어 있다. 또, 도 11를 사용하여 설명한 벌크 실리콘 기판을 사용한 경우와 동일한 구성에 관해서는, 동일한 부호를 부착하고 중복되는 설명은 생략한다.
도 12에서도 도 11과 같이 N+형 반도체영역의 상부에 위치하는 게이트 산화막GO에 콘택트홀 CHC가 형성되어 있다.
따라서, 게이트 전극 GT와 N+형 반도체영역(즉 보디영역)이 콘택트홀 CHC을 통해 전기적으로 접속하게 된다.
＜ C-2. 특징적 작용효과＞
이상 설명한 바와 같이, PMOS 트랜지스터200은 게이트 산화막 GO를 관통하는 콘택트홀 CHC에 의해서 게이트 전극 GT와 N+형 반도체영역(즉 보디영역)NP를 전기적으로 접속하기 때문에, 도 1∼도 3을 사용하여 설명한 PMOS 트랜지스터90과 같이, 소스영역 및 드레인 영역의 외부에 양자와는 별개로 보디단자 영역 BT가 되는 반도체층을 설치할 필요가 없고, 트랜지스터의 형성영역을 좁게 할 수가 있다.
또, 콘택트홀 CHC를 N+형 반도체영역 NP에 접속하기 때문에, 콘택트홀 CHC내의 도체와의 접속에 의해서 생기는 콘택저항을 작게 할 수가 있고, 트랜지스터의 스위칭속도를 향상시킬 수가 있다.
＜D.실시의 형태 3＞
＜D-1.장치구성＞
도 13에, 본 발명에 관한 반도체 장치의 실시의 형태 3로서 게이트 단자와 보디단자를 접속한 PMOS 트랜지스터300의 레이아웃을 나타낸다.
도 13에 있어서, 가늘고 긴 형상의 게이트 전극 GT는, 채널영역의 상부에 위치하는 본체부 MP와, 본체부 MP의 양단에 콘택트홀을 설치하기 위해서 폭넓게 형성된 단부 EP를 가진 구성으로 되어 있다.
그리고, 단부EP의 한 쪽에는 콘택트홀 CHC가 설치되어 있다.
또, 게이트 전극 GT의 본체부 MP의 짧은 방향의 양측에는 드레인 영역 DT 및 소스영역ST가 설치되어 있다.
또, 게이트 전극 GT의 바로 아래는 채널영역으로 되어 있다.
여기서, 산화막 LO는 게이트 전극 GT를 덮도록 형성되어 있기 때문에 원래 게이트 전극 GT는 보이지 않지만, 명확화를 기하기 위해 게이트 전극 GT를 실선으로 표시하고 있다.
또, 콘택트홀 CHC도 게이트 전극 GT에 덮어져 보이지 않지만, 명확화를 기하기 위해 실선으로 표시하고 있다.
도 14에, 도 13에 나타나는 PMOS 트랜지스터300을 벌크 실리콘 기판을 사용하여 작성할 경우의 Y-Y' 선에서의 단면구성을 나타낸다.
도 14에 있어서, P형의 벌크 실리콘 기판 PS위에 N형 웰층 NW가 형성되고, N형 웰층 NW 내에는 채널영역 PC가 형성되어 있다.
채널영역 PC는 소스영역 ST 및 드레인 영역 DT와는 역극성(여기서는 N형)의 반도체층으로 형성되어 있다.
또, 도 13에 나타내는 바와 같이, 채널영역 PC를 끼고 소스영역 ST 및 드레인 영역 DT가 형성되어 있다.
채널영역 PC의 상부에는 게이트 산화막 GO를 사이에 끼고 게이트 전극 GT가 형성되는 동시에 콘택트홀 CHC가 형성되어 있다.
콘택트홀 CHC는 게이트 전극 GT의 한 쪽의 단부 EP와 채널영역 PC의 사이에 존재하는 산화막 LO를 관통하도록 설치되어 있다.
채널영역 PC는 그 긴 방향의 바깥 쪽에 형성된 산화막 SO에 의해서 다른 반도체층으로부터 분리되고, 게이트 전극 GT의 다른 면의 단부 EP는 산화막 SO의 상부에까지 연장하도록 형성되어 있다.
그리고, 게이트 전극 GT의 한 쪽의 단부 EP는 콘택트홀 CHC를 통해서 채널영역 PC에 접속되어 있기 때문에, 게이트 전극 GT와 채널영역 PC(즉, 보디영역)가 전기적으로 접속하게 된다.
도 15에, 도 13에 나타나는 PMOS 트랜지스터300을 SOI 실리콘 기판을 사용하여 작성한 경우의 Y-Y' 선에서의 단면구성을 나타낸다.
도 15에 있어서, P형의 벌크 실리콘 기판 PS내에 매립산화막 BO가 형성되어 있다. 또, 도 14를 사용하여 설명한 벌크 실리콘 기판을 사용한 경우와 동일한 구성에 관해서는 동일한 부호를 부착하고 중복되는 설명은 생략한다.
도 15에서도 도 14와 같이 게이트 전극 GT의 한 쪽의 단부 EP는 콘택트홀 CHC를 통해 채널영역 PC에 접속되어 있기 때문에, 게이트 전극 GT와 채널영역 PC(즉 보디영역)가 전기적으로 접속하게 된다.
＜D-2.특징적작용효과＞
이상 설명한 바와 같이 PMOS 트랜지스터 300은, 게이트 전극 GT의 한 쪽의 단부 EP와 채널영역 PC와의 사이에 존재하는 산화막 LO를 관통하도록 설정된 콘택트홀 CHC에 의해서, 게이트 전극 GT와 채널영역 PC(즉, 보디영역)을 전기적으로 접속하기 때문에, 도 1∼도 3을 사용하여 설명한 PMOS 트랜지스터90과 같이, 소스영역 및 드레인 영역의 외부에 양자와는 별개로 보디단자 영역 BT가 되는 반도체층을 설치할 필요가 없고, 트랜지스터의 형성영역을 좁게 할 수가 있다.
또, 게이트 전극 GT의 한 쪽의 단부 EP와 채널영역 PC의 사이를 접속하도록 콘택트홀 CHC을 설치하였기 때문에, 게이트 전극 GT의 본체부 MP의 하부에 콘택트홀 CHC을 설치하는 구성에 비하여 게이트 전극 GT의 본체부 MP의 면적을 좁게 할 수가 있다.
게이트 전극 GT의 본체부 MP의 면적을 좁게 하는 것은, 게이트의 정전용량을 규정하는 게이트 산화막 GO의 면적을 좁게 하는 것으로 이어져서, 게이트의 정전용량의 충방전에 소비하는 시간의 단축이 가능해진다.
＜E. 실시의형태 4＞
＜E-1.장치구성＞
도 16 및 도 17에, 본 발명에 관한 반도체 장치의 실시의 형태 4로서 게이트 단자와 보디단자를 접속한 PMOS 트랜지스터400의 단면구성을 나타낸다.
또, 평면구성을 나타내는 레이아웃 도면은 도 13을 사용하여 설명한 PMOS 트랜지스터300의 레이아웃 도면과 마찬가지이기 때문에 생략한다.
또, 도 16 및 도 17에 나타나는 단면은, 도 13에 나타내는 Y-Y' 선에서의 단면이다.
도 16은, PMOS 트랜지스터400을 벌크 실리콘 기판을 사용하여 작성한 경우의 구성이고, P형의 벌크 실리콘 기판 PS위에 N형 웰층 NW가 형성되며, N형 웰층 NW 내에는 N형의 채널영역 PC 및 N+형 반도체영역 NP가 서로 근접해서 형성되어 있다.
채널영역 PC의 상부에는 게이트 산화막 GO를 사이에 끼고 게이트 전극 GT가 형성되어 있다.
그리고, N+형 반도체영역 NP의 상부에는 콘택트홀 CHC가 형성되어 있다.
콘택트홀 CHC는 게이트 전극 GT의 한 쪽의 단부 EP와 N+형 반도체영역 NP의 사이에 존재하는 산화막 LO를 관통하도록 설치되어 있다.
채널영역PC 및 N+형 반도체영역은, 그 긴 방향의 바깥 쪽에 형성된 산화막 SO에 의해서 다른 반도체층으로부터 분리되고, 게이트 전극 GT의 다른 면의 단부 EP는 산화막 SO의 상부에까지 연장하도록 형성되어 있다.
또, 게이트 전극 GT의 한 쪽의 단부 EP는 콘택트홀 CHC를 통해서 N+형 반도체영역 NP에 접속되어 있기 때문에, 게이트 전극 GT와 N+형 반도체영역 NP(즉, 보디영역)가 전기적으로 접속하게 된다.
다음에, PMOS 트랜지스터400을 SOI 실리콘 기판을 사용하여 작성한 경우의 단면구성을 도 17에 나타낸다.
도 17에 있어서, P형의 벌크 실리콘 기판 PS내에 매립산화막 BO가 형성되어 있다. 또한, 도 16을 이용하여 설명한 벌크 실리콘 기판을 사용한 경우와 동일한 구성에 관해서는, 동일한 부호를 부착하고 중복되는 설명은 생략한다.
도 17에서도 도 16과 같이, 게이트 전극 GT의 한 쪽의 단부 EP는 콘택트홀 CHC를 통해서 N+형 반도체영역 NP에 접속되어 있기 때문에, 게이트 전극 GT와 N+형 반도체영역 NP(즉, 보디영역)이 전기적으로 접속하게 된다.
＜E-2.특징적 작용효과＞
이상 설명한 바와 같이, PMOS 트랜지스터400은, 게이트 전극 GT의 한 쪽의 단부 EP와 N+형 반도체영역 NP의 사이에 존재하는 산화막 LO를 관통하도록 설치된 콘택트홀 CHC에 의해서, 게이트 전극 GT와 N+형 반도체영역 NP를 전기적으로 접속하기 때문에, 도 1∼도 3을 사용하여 설명한 PMOS 트랜지스터90과 같이, 소스영역 및 드레인 영역의 바깥 쪽에 양자와는 별개로 보디단자 영역 BT가 되는 도체층을 설치할 필요가 없고, 트랜지스터의 형성영역을 좁게 할 수가 있다.
또, 게이트 전극 GT의 한 쪽의 단부 EP와 N+형 반도체영역 NP의 사이를 접속하도록 콘택트홀 CHC을 설치하였기 때문에, 게이트 전극 GT의 본체부 MP의 하부에 콘택트홀 CHC를 설치하는 구성에 비하여 게이트 전극 GT의 본체부 MP의 면적을 좁게 할 수가 있다.
게이트 전극 GT의 본체부 MP의 면적을 좁게 하는 것은 게이트의 정전용량을 규정하는 게이트 산화막 GO의 면적을 좁게 하는 것으로 이어져서, 게이트의 정전용량의 충방전에 써버리는 시간의 단축이 가능해진다.
또, 콘택트홀 CHC를 N+형 반도체영역 NP에 접속하기 때문에, 콘택트홀 CHC 내의 도체와의 접속에 의해서 생기는 콘택 저항을 적게 할 수 있고, 트랜지스터의 스위칭 속도를 더욱 향상시킬 수 있다.
＜F.실시의형태 5＞
＜F-1.장치구성＞
도 18에, 본 발명에 관한 반도체 장치의 실시의 형태 5로서 게이트 단자와 보디단자를 접속한 PMOS 트랜지스터500의 레이아웃을 나타낸다.
도 18에 있어서, 가늘고 긴 형상의 게이트 전극 GT는 채널영역의 상부에만 형성되어 , 소위 본체부 MP만의 구성으로 되어 있다.
그리고, 그 긴 방향의 한 쪽 끝만이 폭넓게 형성되며, 그 상부에 금속배선 MW가 배치되고, 금속배선 MW와 게이트 전극GT를 접속하는 콘택트홀 CHB가 설치된다.
또, 콘택트홀 CHB의 하부에는 콘택트홀 CHC가 설치되어 있다.
또, 게이트 전극 GT의 본체부 MP의 짧은 방향의 양측에는 드레인 영역 DT 및 소스영역ST가 설치된다.
또, 게이트 전극 GT의 바로 아래는 채널영역으로 되어 있다.
여기서, 산화막 LO는 게이트 전극 GT를 덮도록 형성되어 있기 때문에, 원래 게이트 전극 GT는 보이지 않지만 명확화를 기하기 위해 게이트 전극 GT를 실선으로 표시하고 있다. 또, 콘택트홀 CHB는 금속배선으로 덮어지고, 콘택트홀 CHC는 게이트 전극 GT에 덮어져서 보이지 않지만 명확화를 기하기 위해 실선으로 표시하고 있다.
도 19에, 도 18에 나타나는 PMOS 트랜지스터500을 벌크 실리콘 기판을 사용하여 작성할 경우의 Y- Y' 선에서의 단면구성을 나타낸다.
도 19에 있어서, P형의 벌크 실리콘 기판 PS 위에 N형 웰층 NW가 형성되고, N형 웰층 NW 내에는 채널영역 PC가 형성되어 있다.
채널영역 PC는 소스영역 ST 및 드레인 영역 DT와는 역극성(여기서는 N형)의 반도체층으로 형성되어 있다.
또, 도 19에 나타내는 바와 같이 채널영역 PC를 끼고 소스영역 ST 및 드레인 영역 DT가 형성되어 있다.
채널영역 PC의 상부에는 게이트 산화막 GO를 사이에 끼고 게이트 전극 GT가 형성되어 있다.
콘택트홀 CHC는 게이트 전극 GT의 한 쪽 끝의 하부에 위치하는 게이트 산화막 GO를 관통하도록 설치되어 있다.
이 구성은 도 9를 사용하여 설명한 실시의 형태 1에 관한 PMOS 트랜지스터100과 마찬가지이며 그 작용효과도 같지만, 게이트 전극 GT의 한 쪽 끝의 상부에 위치하는 산화막 LO를 관통하도록 콘택트홀 CHB를 설치하여 해당 콘택트홀 CHB와 금속배선 MW를 접속함으로써, 게이트 전극 GT에의 게이트신호의 입력경로를 얻을 수가 있다.
＜F-2.특징적 작용효과＞
이상 설명한 바와 같이, PMOS 트랜지스터500은 게이트 전극 GT의 본체부 MP의 한 쪽 끝에서 채널영역 PC와의 전기적인 접속을 하는 동시에, 금속배선 MW와의 전기적인 접속을 하기 때문에, 금속배선 MW와의 전기적인 접속을 게이트 전극 GT의 단부 EP에서 행하는 경우에 비하여 트랜지스터영역을 축소하여 소형화할 수가 있다.
＜G.실시의형태 6＞
＜G-1.장치구성＞
이상 설명한 본 발명에 관한 실시의 형태 1∼5에서는 PMOS 트랜지스터의 단독 구성에 관해서 설명하였지만, 이하에 본 발명에 관한 실시의 형태 6로서 게이트어레이형의 반도체 장치에 본 발명을 적용할 경우의 구성에 관해서 설명한다.
도 20에, 게이트어레이형의 반도체 장치의 전체구성을 블럭도로서 나타낸다.
도 20에 있어서, 복수의 PMOS 트랜지스터영역 PTR 및 NMOS 트랜지스터영역 NTR가 규칙적으로 배치된 내부 트랜지스터영역 ITR를 둘러싸도록 인터페이스영역 IFR가 배치되고 인터페이스영역 IFR에 대응해서 입출력 버퍼영역 IOR이 배치되어 있다.
여기서, 내부 트랜지스터영역 ITR는 외부에서 주어지는 데이터의 처리를 행하기 때문에, 데이터 처리수단이라는 것을 할 수 있으며, 입출력 버퍼영역 IOR은 외부에서 주어지는 데이터의 입력 및 내부 트랜지스터영역ITR(데이터 처리수단)로 처리된 처리완료 데이터의 출력을 하는 입출력 수단이라는 것을 할 수 있고, 인터페이스영역 IFR은 입출력 버퍼영역 IOR와 내부 트랜지스터영역 ITR의 사이에서 데이터의 교환을 하는 데이터 교환수단이라는 것을 할 수가 있다.
게이트어레이형의 반도체 장치는 짧은 개발 기간으로 반도체 집적회로를 제작하는 것이 가능한 구성으로서 널리 사용되고 있다.
이 게이트어레이형의 반도체 장치에서는 PMOS 트랜지스터 및 NMOS 트랜지스터를 만들 마스터를 미리 준비하여 (이 준비를 위한 공정을 마스터 공정이라 칭한다), 이용자로부터의 주문에 따라서 콘택트홀의 형성이나 배선의 형성을 행하는 (이 공정을 슬라이스 공정이라 칭한다)것으로, 트랜지스터 사이를 접속하여 원하는 회로구성을 얻는 것이다.
도 20에 나타나는 내부 트랜지스터영역 ITR은 마스터 공정 까지가 완료한 상태이고, 그 중의 일부 영역인 "Z" 영역의 상세한 것을 도 21에 나타낸다.
도 21에 있어서, PMOS 트랜지스터영역 PTR 및 NMOS 트랜지스터영역 NTR는 동시에 게이트 전극 GT가 번갈아서 병렬로 배치되며, 서로 이웃한 게이트 전극 GT 사이가 드레인 영역DT 및 소스영역ST로 되어 있다.
게이트 전극 GT는 채널영역의 상부에 위치하는 본체부 MP와, 본체부 MP의 양단에 형성된 단부 EP를 가진 구성으로 되어 있다.
도 21에 있어서, 게이트 전극 GT의 본체부 MP의 한 쪽 끝은 단부 EP와 같은 정도의 폭을 가지고, 거기에는 콘택트홀 CHC가 설치된다.
그리고 PMOS 트랜지스터영역PTR 및 NMOS 트랜지스터영역 NTR와의 사이에는 산화막SO가 형성되어 있다.
도 22에, 도 21의 Y-Y' 선에서의 단면구성을 나타낸다.
도 22에 있어서, P형의 벌크 실리콘 기판 PS내에 매립산화막 BO가 형성된 SOI 실리콘 기판으로 되어 있다.
그리고, 매립산화막 BO의 위에 N형의 채널영역 PC 및 P형의 채널영역 NC가 형성되어 있다.
채널영역 PC 및 채널영역 NC의 상부에는, 각각 게이트 산화막 GO를 사이에 끼고 게이트 전극 GT가 형성되어 있다.
콘택트홀 CHC는 게이트 전극 GT의 단부 EP 근처의 본체부 MP의 하부에 위치하는 게이트 산화막 GO를 관통하도록 설정되고, 게이트 전극 GT와 채널영역 PC(즉 보디영역)및 채널영역 NC(즉 보디영역)이 전기적으로 접속되어 있다.
채널영역 PC 및 채널영역 NC는 매립산화막 BO까지 도달하도록 형성된 산화막 SO에 의해서 분리되고, 게이트 전극GT의 단부 EP는 산화막SO의 상부에까지 연장하도록 형성되어 있다.
이와 같이 게이트어레이형의 반도체 장치의 마스터에 본 발명을 적용하는 것이 가능하다.
다음에, 도 21에 나타나는 마스터상에 2입력 NOR게이트를 구성한 경우의 레이아웃을 도 23에 나타낸다.
또, 2입력 NOR게이트의 구성은 도 4를 이용하여 설명하고 있기 때문에 설명은 생략한다.
도 23에 있어서, PMOS 트랜지스터영역 PTR에 병렬로 형성된 4개의 게이트 전극 GT중 중앙의 2개를 게이트 전극 GP1 및 GP2으로 하여 PMOS 트랜지스터 MP1및 MP2의 게이트 전극으로서 사용한다.
그리고, 남는 2개의 게이트 전극은 전원전위 VDD(제 1의 전위)를 부여한 금속배선 MW1에 콘택트홀 CHB를 통해 접속함으로써, 도시되지 않은 다른 PMOS 트랜지스터와의 전기적인 분리를 위한 분리용 게이트로서 사용한다.
또, 이와 같이 게이트 전극에 의해서 인접하는 트랜지스터와의 분리를 행하는 구성을 게이트 고립 방식이라 칭한다.
또, NMOS 트랜지스터영역 NTR에 병렬로 형성된 4개의 게이트 전극 GT중, 중앙의 2개를 게이트 전극 GN1 및 GN2 으로 하여 NMOS 트랜지스터 MN1 및 MN2의 게이트 전극으로써 사용한다.
그리고 남는 2개의 게이트 전극은 접지전위GND(제 2의 전위)를 부여한 금속배선MW2에 콘택트홀 CHB를 통해 접속함으로써, 도시되지 않은 다른 NMOS 트랜지스터와의 전기적인 분리를 위한 분리용 게이트로서 사용한다.
도 23에서, PMOS 트랜지스터 MP1의 소스영역 ST(게이트 전극 GP1과 분리용게이트 사이의 영역)상에는 금속배선 MW1을 연장하고, 양자는 콘택트홀 OAH를 통해 접속되어 있다.
NMOS 트랜지스터 MN1의 소스영역ST(게이트 전극 GN1과 분리용 게이트 사이의 영역)및 MN2의 소스영역ST(게이트 전극 GN2과 분리용 게이트사이의 영역)상에는 금속배선 MW2를 연장하고, 양자는 콘택트홀 CAH를 통해 접속되어 있다.
또, 게이트 전극 GP1과 GN2는 제 1입력단자 IN1에 공통으로 접속되고, 게이트 전극 GP2와 GN1은 공통으로 제 2입력단자 IN2에 접속되며, PMOS 트랜지스터 MP2의 드레인 영역 DT(게이트 전극 GP2와 분리용 게이트 사이의 영역)와, NMOS 트랜지스터 MN1 및 MN2의 드레인 영역 DT(게이트 전극 GN1과 GN2 사이의 영역)은 공통으로 출력단자 OUT1에 접속되어 있다.
또, 이들의 접속은 금속배선 MW3에 의해서 이루어지고 있다.
＜G-2.특징적 작용효과＞
이와 같이, 게이트어레이형의 반도체 장치의 마스터에 본 발명을 적용함으로써 게이트 전극 GP1, GP2, GN1, GN2은 콘택트홀 CHC에 의해서 보디영역과 전기적으로 접속되기 때문에, 소스영역 ST 및 드레인 영역 DT의 외부에 양자와는 별개로 보디단자 영역이 되는 것과 같은 반도체층을 마스터내에 설치할 필요가 없고, 트랜지스터의 형성영역을 좁게 할 수가 있다.
또, 직렬접속된 PMOS 트랜지스터 MP1과 MP2와의 사이는 산화막에 의해서 분리되어 있지 않기 때문에, 양자의 소스영역 ST와 드레인 영역 DT는 공유할 수가 있고, 장치 전체의 소형화를 꾀할 수가 있다.
＜H.실시의형태 7＞
＜H-1.장치구성＞
본 발명에 관한 실시의 형태 6에서는, 게이트 고립방식의 게이트어레이형 반도체집적회로에 본 발명을 적용한 구성에 관해서 설명하였지만, 본 발명의 적용은 게이트 고립방식에 한정되지 않고, 인접하는 트랜지스터와의 전기적인 분리를 산화막에 의해서 행하는 산화막 분리방식의 게이트어레이형 반도체 집적회로에 적용해도 좋은 것은 말할 필요도 없다.
그 일례로서 도 24에 산화막 분리방식으로 제조된 마스터의 구성을 나타낸다.
도 24도에 있어서, PMOS 트랜지스터영역 PTR 및 NMOS 트랜지스터영역 NTR는 동시에 게이트 전극 GT가 병렬로 배치되고, 서로 이웃하는 게이트 전극 GT 사이에는 산화막 SO가 형성되어 있다.
또, PMOS 트랜지스터영역 PTR 및 NMOS 트랜지스터영역 NTR 사이에는 산화막SO가 형성되어 있다.
게이트 전극 GT는 채널영역의 상부에 위치하는 본체부 MP와 본체부 MP의 양단에 형성된 단부 EP를 가지는 구성으로 되어 있다.
도 24에 있어서, 게이트 전극 GT의 본체부 MP의 한 쪽 끝은, 단부 EP와 같은 정도의 폭을 가지며 거기에는 콘택트홀 CHC가 설치되어 있다.
도 25에, 도 24에 나타나는 산화막 분리방식으로 제조된 마스터를 벌크 실리콘 기판을 이용하여 작성했을 경우의 X-X' 선에서의 단면구성을 나타낸다.
도 25에 있어서, P형의 벌크 실리콘 기판 PS 위에 2개의 N형 웰층 NW가 형성되어 있다.
또, 2개의 N형 웰층 NW의 사이에는 각각의 보디영역을 분리하기 위해서 P형 웰영역PW가 형성되어 있다.
2개의 N형 웰층 NW 내에는 N형의 채널영역 PC와 해당 채널영역 PC를 끼우도록 P+형의 드레인 영역 DT 및 소스영역 ST가 형성되어 있다.
그리고 채널영역 PC의 상부에는 게이트 산화막 GO를 사이에 끼고 게이트 전극 GT가 형성되어 있다.
드레인 영역 DT 및 소스영역 ST는 각각의 바깥 쪽에 형성된 산화막 SO에 의해서 다른 반도체층으로부터 분리되어 있다.
도 26에, 도 24에 나타나는 산화막 분리방식으로 제조된 마스터를 SOI 실리콘 기판을 사용하여 작성한 경우의 X-X' 선에서의 단면구성을 나타낸다.
도 26에서, P형의 벌크 실리콘 기판 PS내에 매립산화막 BO가 형성되고, 드레인 영역DT 및 소스영역 ST의 각각의 바깥 쪽에 형성된 산화막 SO는 매립산화막 BO에 도달하며, 각 트랜지스터는 산화막 SO와 매립산화막 BO로서 전기적으로 분리되어 있다. 또, 도 25를 이용하여 설명한 벌크 실리콘 기판을 사용한 경우와 동일한 구성에 관해서는, 동일한 부호를 부착하고 중복되는 설명은 생략한다.
또, 도 27에, 도 24에 나타나는 산화막 분리방식으로 제조된 마스터를 SOI 실리콘 기판을 사용하여 작성한 경우의 Y- Y' 선에서의 단면구성을 나타낸다.
도 27에 있어서, P형의 벌크 실리콘 기판 PS 내에 매립산화막 BO가 형성된 SOI 실리콘 기판으로 되어 있다.
그리고, 매립산화막 BO위에 N형의 채널영역PC 및 P형의 채널영역NC가 형성되어 있다.
채널영역 PC 및 채널영역 NC의 상부에는 각각 게이트 산화막 GO를 사이에 끼우고 게이트 전극 GT가 형성되어 있다.
콘택트홀 CHC는 게이트 전극 GT의 단부EP 근처의 본체부 MP의 하부에 위치하는 게이트 산화막 GO를 관통하도록 설치되고 게이트 전극 GT와 채널영역 PC 및 채널영역 NC(즉, 보디영역)이 전기적으로 접속되어 있다.
채널영역 PC 및 채널영역 NC는 매립산화막 BO까지 도달하도록 형성된 산화막 SO에 의해서 분리되며, 게이트 전극 GT의 단부 EP는 산화막 SO의 상부에까지 연장되도록 형성되어 있다.
＜H-2.특징적 작용효과＞
이와 같이, 산화막 분리방식의 게이트어레이형 반도체 집적회로에서도 본 발명을 적용함으로써, 각 게이트 전극은 콘택트홀 CHC에 의해서 보디영역과 전기적으로 접속되기 때문에, 소스영역 ST 및 드레인 영역 DT의 외부에 양자와는 별개로 보디단자영역이 되는 반도체층을 마스터내에 설치할 필요가 없고, 트랜지스터의 형성영역을 좁게 할 수가 있다.
＜I.실시의형태 8＞
＜I-1.장치구성＞
이상 설명한 본 발명에 관한 실시의 형태 1∼7에서는, PMOS 트랜지스터 단독으로 또는 게이트어레이형의 반도체 장치를 예로 해서, 게이트 단자와 보디단자를 접속하기 위한 실제의 반도체층의 접속상태에 관해서 설명하였지만, 이하에서는 본 발명에 관한 실시의 형태 8로서 게이트 단자와 보디단자를 접속하는 회로구성에 관해서 설명한다.
도 28은, 도 20를 사용하여 설명한 게이트어레이형의 반도체 장치에서의 입출력 버퍼영역IOR 및 인터페이스영역 IFR의 구성을 표시한 도면이다.
도 28에 있어서, 입출력 버퍼영역IOR 에는 인버터게이트 IV1가 설치되어 있다.
인버터게이트 IV1은 전원전위 VDD1(제 2의 전위)와 접지전위GND(제 3의 전위)와의 사이에 직렬로 접속된 PMOS 트랜지스터 MP3 및 NMOS 트랜지스터 MN3를 가지고 있다.
PMOS 트랜지스터 MP3 및 NMOS 트랜지스터 MN3의 보디단자는 각각의 소스단자에 접속되고, 게이트 단자는 입력단자IN에 공통으로 접속되어 있다.
그리고, PMOS 트랜지스터 MP3 및 NMOS 트랜지스터 MN3의 접속노드 ND1과 접지전위GND와의 사이에는 저항소자 R가 개재되어 있다.
또, 인터 페이스영역IFR에는 인버터게이트 IV2가 설치된다.
인버터게이트 IV2는 전원전위 VDD(제 1의 전위)와 접지전위 GND(제 2의 전위)와의 사이에 직렬로 접속된 PMOS 트랜지스터 MP4 및 NMOS 트랜지스터 MN4를 가지고 있다.
PMOS 트랜지스터 MP4 및 NMOS 트랜지스터 MN4의 보디단자는 각각의 게이트 단자에 접속되고, 게이트 단자는 인버터게이트 IV1의 접속노드 ND1에 공통으로 접속되어 있다.
따라서 PMOS 트랜지스터 MP4 및 NMOS 트랜지스터 MN4의 동작속도는 고속화되어 있게 된다.
그리고, PMOS 트랜지스터 MP4 및 NMOS 트랜지스터 MN4의 접속노드 ND2는 출력단자OUT로서 내부 트랜지스터영역ITR에 접속되어 있다.
또, 내부 트랜지스터영역 ITR를 구성하는 모든 MOS 트랜지스터는 보디단자를 게이트 단자에 접속함으로써 고속화되어 있다.
＜I-2.장치동작＞
다음에 동작에 관해서 설명한다.
이하는 일례로서, 전원전위 VDD1에 3V의 전압을, 전원전위 VDD에 0.5V의 전압을, 접지전위 GND에 0V의 전압을 부여했을 경우에 관해서 설명한다.
입력단자 IN에 하이레벨(전압3V)의 신호를 제공하면, NMOS 트랜지스터 MN3가 온상태가되며 PMOS 트랜지스터 MP3가 오프상태가 되고, 접속노드 ND1로부터는 로우레벨(전압0V)의 신호가 출력된다.
따라서 인버터게이트 IV2의 PMOS 트랜지스터 MP4가 온상태가 되고 NMOS 트랜지스터 MN5가 오프상태가 되며, 출력단자 OUT에서는 하이레벨(전압0.5V)의 신호가 내부 트랜지스터영역ITR에 제공되게 된다.
한 쪽 입력단자 IN에 로우레벨(전압0V)의 신호를 제공하면, PMOS 트랜지스터 MP3가 온상태가되고 NMOS 트랜지스터 MN4가 오프상태가 된다.
이 경우, 접속노드 ND1로부터는 PMOS 트랜지스터 MP3의 온저항과 저항소자 R의 값으로 규정되는 전압이 출력하게 된다.
예를 들면, 저항소자 R의 저항값을 100Ω, PMOS 트랜지스터 MP3의 온저항을 500Ω으로 설정해 놓으면 접속노드 ND1로부터는 하이레벨(전압0.5V)의 신호가 출력하게 된다. 따라서, 인버터게이트 IV2의 PMOS 트랜지스터 MP4가 오프상태가 되고, NMOS 트랜지스터 MN5가 온상태가 되며, 출력단자 OUT에서는 로우레벨(전압 0V)의 신호가 내부 트랜지스터영역I TR에 제공되게 된다.
＜I-3.특징적 작용효과＞
이상 설명한 입출력 버퍼영역 1OR 및 인터페이스 영역 IFR의 구성에 의하면, 입출력 버퍼영역IOR의 전원전위VDD1의 전압을 3V로 한 경우에, 입출력 버퍼영역IOR는 0∼0.5V까지의 전압밖에 출력하지 않는다.
이것은, 보디단자가 게이트 단자에 접속된 PMOS 트랜지스터 MP4 및 NMOS 트랜지스터 MN4 에서는, 보디영역을 형성하는 반도체층과 소스영역을 형성하는 반도체층으로 구성되는 다이오드의 빌트인 전압이하이고, 드레인 영역을 형성하는 반도체층, 소스영역을 형성하는 반도체층, 보디영역을 형성하는 반도체층으로 구성되는 기생바이폴라 트랜지스터가 온하는 것을 방지할 수 있고, 회로동작이 저속으로 되는것을 방지할 수가 있다.
또, 입출력 버퍼영역 1OR와 내부트랜지스터 영역 ITR와의 사이에 다이오드의 빌트인전압 이하의 전원전압VDD에 의해서 동작하는 인터페이스영역 IFR를 설치함으로써, 현 상태의 반도체 장치에서 전원전압으로서 사용되고 있는 5V, 또는 3.3V의 전압으로 동작하는 반도체 장치와, 보디단자를 게이트 단자에 접속함으로써 고속화된 반도체 장치와의 병존이 가능하게 된다.
또, 입출력 버퍼영역 IOR는 입력단자 IN에 외부노이즈(예를 들면, 전압 4V 또는 -1V)가 주어졌을 경우라도, 0V∼0.5V까지의 전압밖에 출력하지 않고, 외부노이즈를 흡수하는 기능도 가지고 있다.
그 때문에, 게이트 단자와 보디단자가 접속되어 빌트인전압 이하에서 동작하는 내부회로를 보호할 수가 있다.
＜J.실시의 형태 9＞
＜J-1.장치구성＞
이상 설명한 본 발명에 관한 실시의 형태 8에서는 게이트 단자와 보디단자를 접속하는 회로구성의 일례에 관해서 설명하였지만, 이하에 설명하는 바와 같이, 용량 소자를 충방전하는것으로 데이터의 기록 및 판독을 하는 반도체기억장치의 입출력게이트로서 기능하는 MOS 트랜지스터를, 게이트 단자와 보디단자를 접속한 구성으로 해도 된다.
즉, 도 29에 나타내는 바와 같이, NMOS 트랜지스터 MN5와, NMOS 트랜지스터 MN5의 소스단자와, 접지전위 GND와의 사이에 개재된 용량소자(예를 들면 커패시터)C를 가지는 메모리셀에서, NMOS 트랜지스터 MN5의 게이트 단자와 보디단자를 접속함으로써 NMOS 트랜지스터 MN5의 동작속도를 높여, 용량소자 C에의 데이터의 기록, 판독을 고속화할 수가 있다.
또, 용량소자 C에의 데이터의 기록과 판독은, 워드선 단자 WL에 하이레벨의 신호를 제공하여 NMOS 트랜지스터 MN5를 온 상태로 하는것에 의해, NMOS 트랜지스터 MN5의 드레인단자에 접속된 데이터선(비트선)단자 DL에서 용량소자C에 전하를 충전하거나 용량소자C의 전하를 방전것에 의해 행한다.
또, 데이터의 유지(기억)는, 워드선단자 WL에 로우레벨의 신호를 제공하여 NMOS 트랜지스터를 오프 상태로 하는 것으로, 용량소자 C에 축적된 전하를 유지하는 것에 의해 행한다.
＜J-2.특징적작용효과＞
이상 설명한 바와 같이, 메모리셀을 구성하는 MOS트랜지스터의 게이트 단자와 보디단자를 접속한 구성에 의해, 데이터의 기록, 판독을 고속화할 수 있는 동시에 보디단자가 일정전위로 고정되도록 되기 때문에, 온상태에 있을 때에 우주선에 포함되는 α 선이 반도체층에 입사하는 것으로 인한 오동작, 즉 소프트 에러를 방지할 수가 있다.
소프트에러를 방지하기 위해서는 보디단자를 일정전위에 고정하면 되기 때문에, 종래부터 이루어지고 있는것과 같이, 보디단자를 소스단자 또는 드레인단자에 접속하는 구성에 의해서도 효과는 있지만, 보디단자를 소스단자 또는 드레인 단자에 접속하기 위해서는 소스영역 및 드레인 영역과는 별개로 보디단자 영역(콘택영역)이 되는 반도체층을 설치할 필요가 있어 트랜지스터의 형성영역을 좁게 할 수 없다고 하는 문제가 있었다.
한 편, 본 발명에 관한 실시의 형태 1∼6에서 설명한 게이트 단자와 보디단자를 접속하는 구성에 의하면, 소스영역 및 드레인 영역과는 별개로 보디단자영역이 되는 반도체층을 설치할 필요가 없고, 트랜지스터의 형성영역을 좁게 할 수 있기 때문에, 메모리셀의 소프트에러를 방지할 수 있고 또 소형화된 기억장치를 얻을 수가 있다.
＜K.실시의형태 10＞
이하, 게이트 단자와 보디단자를 접속한 구성의 제조방법에 관해서 설명한다.
＜K-1.실시의 형태 1의구성에 대응한 제조공정＞
우선, 도 30에 나타나는 공정에 있어서, P형 실리콘 기판 PS내에 매립산화막 BO가 형성되어 SOI 층 SI가 형성된 SOI 실리콘 기판을 준비한다.
또, SOI 실리콘 기판은 벌크 실리콘 기판과 마찬가지로 일반적인 것이다.
그리고, SOI 층SI 위에 열산화법을 이용하여 산화막 SO1을 형성한다.
다음에 산화막 SO1위에 소정의 개구부를 가지는 실리콘질화막 SN을 CVD 법등으로 형성한다.
다음에, 도 31에 나타나는 공정에 있어서, 실리콘질화막 SN을 마스크로서 선택산화법을 사용하여 산화막 SO2을 형성한 후, 실리콘 질화막 SN을 제거한다.
이 때, 산화막 SO2의 하면은 매립산화막 BO의 표면에 달하도록 형성한다.
다음에, 도 32에 나타나는 공정에 있어서, 사진 제판기술을 사용하여 PMOS 트랜지스터영역 PTR만이 개구하도록 레지스트 RE를 도포하며, 예를 들면 인 이온(P+)주입을 하여 PMOS 트랜지스터의 채널영역 PC을 형성한다.
또 마찬가지로 도 33에 나타나는 공정에 있어서, 사진제판기술을 이용하여 NMOS 트랜지스터영역만이 개구하도록 레지스트 RE를 도포하고, 예를 들면 붕소 이온(B+)주입을 하여 NMOS 트랜지스터의 채널영역 NC를 형성한다.
다음에, 습식 에칭기술을 사용하여 실리콘 표면의 산화막(산화막SO2 이외)을 제거한 후, 게이트 산화막 GO 및 게이트 전극 GT1을 차례로 형성하며, 도 34에 나타나는 공정에서, 게이트 전극 GT1과 보디영역(채널영역 PC 및 채널영역 NC)의 콘택영역이 개구하도록 레지스트 RE를 도포하여 콘택영역을 에칭한다.
다음에, 게이트 전극 GT1의 표면을 에칭하여 청정화한 후, 도 35에 나타나는 공정에서 게이트 전극 GT1의 위에 또 게이트 전극 GT2을 형성하고, 최종적인 게이트 전극의 형상에 맞춰서 레지스트 RE를 도포한다.
다음에, 도 36에 나타나는 공정에 있어서, 게이트 전극 GT1 및 GT2을 에칭하여 레지스트 RE를 제거한다.
또 도 36은, 도 22에 나타나는 마스터의 Y-Y' 선에서의 단면도와 마찬가지이다.
여기서, 게이트 전극 GT1 및 GT2는 동일한 재질이기 때문에 최종적으로는 게이트 전극GT으로서 일체화한다.
또, 이와 같이 게이트 전극을 2회에 나눠 형성하는 것은 콘택트홀 CHC내에 게이트 전극과 동일한 재질(예를 들면 폴리실리콘)을 충전하기 위해서이다.
또, 콘택트홀 CHC 내에 충전하는 재질은 게이트 전극과 동일한 재질에 한정되지 않고, 예를 들면, 콘택저항을 감소한다고 하는 목적에서 텅스텐(W)등을 충전해도 된다.
＜K-2.실시의형태 2에 대응한 구성의 제조공정＞
본 발명에 관한 실시의 형태 2로서 도 11및 도 12를 이용하여 설명한 채널영역에 반도체영역이 근접하는 구성의 제조방법은, 도 33을 사용하여 설명한 공정 다음에 도 37에 나타나는 공정에서, 레지스트 RE를 도포하여 원하는 영역위가 개구부가 되도록 레지스트 RE 를 가공하고, 인 이온주입 또는 붕소 이온주입을 하면 된다.
그 이후의 공정은 도 34∼도 36에 나타나는 공정과 마찬가지이다.
＜K-3 배선공정＞
도 36까지의 공정에 의해 제작된 마스터의 위에, 도 38에 나타나는 공정에서 게이트 전극 GT 및 그 밖의 구성을 덮도록 산화막 LO를 형성하며, 그 위에 레지스트 RE를 도포하고, 원하는 영역위 즉, 콘택트홀 CHC의 상부가 개구부가 되도록 레지스트 RE를 가공한다.
그리고, 산화막 LO를 에칭하여 콘택트홀 CHB를 형성한다.
다음에, 도 39에 나타나는 공정에 있어서, 콘택트홀 CHB 내에 텅스텐(W)을 매립하고 레지스트 RE를 제거한다.
다음에, 소정의 금속배선 MW를 형성하면 트랜지스터의 각 단자를 추출할 수가 있다.
도 38은 게이트 단자의 경우이다.
＜K-4.실시의형태 3에 대응한 구성의 제조공정＞
본 발명에 관한 실시의 형태 3로서 도 14및 도 15를 사용하여 설명한, 게이트 산화막보다 두꺼운 산화막중에 콘택트홀을 가지는 구성의 제조방법을 이하에 설명한다.
도 33을 사용하여 설명한 공정의 후에, 도 40에 나타나는 공정에서 산화막 LO1을 형성하여 레지스트 RE를 도포하고, 원하는 개구부를 가진 형상으로 가공한다.
다음에, 도 41에 나타나는 공정에서 산화막 LOl 및 산화막 SO1을 선택적으로 에칭하여, 채널영역 PC 및 NC을 노출시킨다.
다음에, 도 42에 나타나는 공정에서 게이트 산화막 GO 및 게이트 전극 GT1을 차례로 형성하여 게이트 전극 GT1과 보디영역(N+형 반도체영역 NP및 채널영역 NC)의 콘택영역이 개구 하도록 레지스트 RE를 형성하여 콘택영역을 에칭한다.
다음에, 게이트 전극 GT1의 표면을 에칭하여 청정화한 후, 도 43에 나타나는 공정에서, 게이트 전극 GT1의 위에 다시 게이트 전극 GT2을 형성하고, 최종적인 게이트 전극의 형상에 맞쳐서 레지스트 RE를 도포한다.
다음에, 도 44에 나타나는 공정에 있어서, 게이트 전극 GT1 및 GT2을 에칭하여 레지스트 RE를 제거한다.
마지막으로, 도 45에 나타나는 공정에 있어서, 게이트 전극 GT 및 그 밖의 구성을 덮도록 산화막 LO를 형성한다.
여기서, 게이트 전극 GT1 및 GT2는 동일한 재질이기 때문에, 최종적으로는 게이트 전극GT으로서 일체화한다.
＜K-5.벌크실리콘 기판을 사용한 경우의 제조방법＞
벌크 실리콘 기판을 사용한 경우의 제조방법으로서, 도 24를 사용하여 설명한 산화막분리방식으로 제조된 마스터의 제조방법을 설명한다.
우선, 도 46에 나타나는 공정에 있어서, 벌크 실리콘 기판 PS위에 열산화법을 이용하여 산화막 SO1을 형성하고, 다음에 선택 산화법을 이용하여 산화막 SO2을 형성한다.
다음에, 도 47에 나타나는 공정에 있어서, 예를 들면 인 이온주입을 선택적으로 행하여 PMOS 트랜지스터의 N형 웰영역 NW를 형성한다.
또 마찬가지로 도 48에 나타나는 공정에 있어서, 사진제판기술을 이용하여 예를 들면 붕소 이온주입을 선택적으로 행하여 NMOS 트랜지스터의 P형 웰영역 PW를 형성한다.
이것은 벌크 실리콘 기판 PS에서는 SOI 실리콘 기판과 달라 매립산화막이 없기 때문에, NMOS 트랜지스터의 P형 웰영역 PW를 벌크 실리콘 기판 PS이나 다른 NMOS 트랜지스터의 P형 웰과 분리하기 위함이다.
다음에, 도 49에 나타나는 공정에 있어서, 게이트 전극 GT1과 보디영역(N형 웰영역 NW 및 P형 웰영역 PW)과의 콘택영역이 개구하도록, 레지스트 RE를 도포하여 콘택영역을 에칭한다.
다음에, 게이트 전극 GT1의 표면을 에칭하여 청정화한 후, 도 50에 나타나는 공정에 있어서, 게이트 전극 GT1의 위에 다시 게이트 전극 GT2을 형성하고, 최종적인 게이트 전극의 형상에 맞춰서 레지스트 RE를 도포한다.
다음에, 도 51에 나타나는 공정에 있어서, 게이트 전극 GT1 및 GT2을 에칭하여 레지스트 RE를 제거한 후, 게이트 전극 GT 및 그 밖의 구성을 덮도록 산화막 LO를 형성하고, 그 위에 레지스트 RE를 도포하여, 원하는 영역위 즉, 콘택트홀 CHC의 상부가 개구부가 되도록 레지스트 RE를 가공한다.
그리고, 산화막 LO를 에칭하여 콘택트홀 CHB를 형성한다.
다음에, 도 52에 나타나는 공정에 있어서, 콘택트홀 CHB 내에 텅스텐(W)을 매립하고 레지스트 RE를 제거한다.
그 후 소정의 금속배선 MW를 형성하면 트랜지스터의 각 단자를 추출할 수가 있다.
도 52는 게이트 단자의 경우이다.
본 발명에 관한 청구항1기재의 반도체 장치에 의하면, 게이트 전극과 반도체층과의 사이에 게이트 전극과 반도체층을 전기적으로 접속하는 제 1의 접속수단을 구비하고 있기 때문에, 게이트 전극과 보디가 접속되어 고속동작이 가능해진다.
또, 게이트 전극과 반도체층을 직접 접속할 수 있고, 전용의 반도체층을 도중에 개재시켜서, 게이트 전극과 반도체층을 간접적으로 접속하는 구성에 비하여 트랜지스터의 형성영역을 좁게 할 수가 있다.
본 발명에 관한 청구항2기재의 반도체 장치에 의하면, 게이트 전극과 제 2의 반도체층의 사이에 게이트 전극과 제 2의 반도체층을 전기적으로 접속하는 제 1의 접속 수단을 구비하고 있기 때문에, 게이트 전극과 보디가 접속되어 고속동작이 가능해진다.
또, 게이트 전극과 제 2의 반도체층을 직접 접속할 수 있고, 전용의 반도체층을 도중에 개재시켜서, 게이트 전극과 제 2의 반도체층을 간접적으로 접속하는 구성에 비하여 트랜지스터의 형성영역을 좁게 할 수가 있다.
또, 제 1의 도체층이 비교적 고농도의 제 2의 반도체층에 접속되기 때문에, 접촉면에서의 콘택 저항을 적게 할 수 있어 트랜지스터의 스위칭 속도를 향상시킬 수가 있다.

Claims (2)

  1. MOS 구조를 가지는 반도체 장치에 있어서,
    채널영역이 되는 반도체층과,
    상기 반도체층위에 형성되어 게이트 산화막이 되는 제 1의 산화막과,
    상기 제 1의 산화막상에 적어도 일부가 접하도록 형성된 게이트 전극과,
    상기 게이트 전극과 상기 반도체층과의 사이에 형성되어,상기 게이트 전극과 상기 반도체층을 전기적으로 접속하는 제 1의 접속수단을 구비하며,
    상기 제 1의 접속수단은 상기 게이트 전극과 상기 반도체층을 직결하도록 형성된 제 1의 콘택트홀과,
    상기 제 1의 콘택트홀내에 충전된 제 1의 도체층을 가지는 반도체 장치.
  2. MOS 구조를 가지는 반도체 장치에 있어서,
    채널영역이 되는 제 1의 반도체층과,
    상기 제 1의 반도체층에 인접하여 형성되 상기 제 1의 반도체층과 동일도전형으로 비교적 고농도의 제 2의 반도체층과,
    적어도 상기 제 1의 반도체층위에 형성되어 게이트 산화막이 되는 제 1의 산화막과,
    상기 제 1의 산화막상에 적어도 일부가 접하도록 형성된 게이트 전극과,
    상기 게이트 전극과 상기 제 2의 반도체층의 사이에 형성되어 상기 게이트 전극과 상기 제 2의 반도체층을 전기적으로 접속하는 제 1의 접속수단을 구비하며,
    상기 제 1의 접속수단은,상기 게이트 전극과 상기 제 2의 반도체층을 직결하도록 형성된 제 1의 콘택트홀과,
    상기 제 1의 콘택트홀내에 충전된 제 1의 도체층을 가지는 반도체 장치.
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