KR100262457B1 - 반도체 장치의 오픈 드레인 입출력단 구조 및 그 제조방법 - Google Patents

반도체 장치의 오픈 드레인 입출력단 구조 및 그 제조방법 Download PDF

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Abstract

반도체 장치의 오픈 드레인 입출력단(이하, I/O라 한다) 구조 및 그 제조방법이 개시된다. 본 발명에서 제안된 오픈 드레인 I/O는 체널 영역을 갖는 오픈 드레인 트랜지스터와 채널 영역을 갖는 인핸스먼트 트랜지스터를 포함하는 반도체 장치의 I/O에 있어서, 오픈 드레인 트랜지스터를 이루는 게이트는 채널 영역에 형성된 불순물 주입 영역의 길이와 동일한 선폭을 가지도록 구성되고, 인핸스먼트 트랜지스터를 이루는 게이트는 채널 영역에 형성된 불순물 주입 영역의 길이보다 큰 선폭을 가지도록 구성된 것을 특징으로 한다. 이때, 인핸스먼트 트랜지스터의 채널 영역에 형성된 불순물 주입 영역은 상기 인핸스먼트 트랜지스터를 이루는 소오스/드레인 영역 중 선택된 어느 한 영역과 일체로 연결되도록 형성될 수도 있고, 인핸스먼트 트랜지스터를 이루는 소오스/드레인 영역에 대해 각각 소정 간격 이격되도록 채널 영역의 중앙부에 형성될 수도 있다. 그 결과, 1) 풀-업 저항용 n 채널 디플리션 트랜지스터를 인핸스먼트 트랜지스터화하기 위하여 게이트 형성후에 실시해주던 불순물 이온주입 공정을 제거할 수 있게 되므로 공정 단순화와 비용 절감을 실현할 수 있게 되고, 2) 동일 레이 아웃의 오픈 드레인 I/O을 가지고 마스크롬 내장 MCU와 이피롬 내장 MCU의 풀-업 저항용 I/O와 오픈 드레인 I/O를 모두 구현할 수 있게 되므로 각 MCU 제조시 호완성있는 적용이 가능하게 된다.

Description

반도체 장치의 오픈 드레인 입출력단 구조 및 그 제조방법.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 오픈 드레인 입출력단(이하, I/O라 한다) 구현시 별도의 불순물 이온주입 공정없이도 용이하게 풀-업 저항용 n 채널 디플리션 트랜지스터를 인핸스먼트 트랜지스터화할 수 있도록 한 반도체 장치의 오픈 드레인 I/O 구조 및 그 제조방법에 관한 것이다.
일반적으로 마스크 롬 내장 MCU(MASKROM embedded MCU)에서는 I/O 구현시 오픈 드레인 옵션(open drain option)과 풀-업 옵션(pull-up option)을 동일 레이 아웃으로 가져가고 있다.
따라서, 마스크 롬 내장 MCU에서는 소자 제조시 다음과 같은 방식으로 두가지의 I/O(오픈 드레인 I/O와 풀-업 I/O)를 구현하게 된다. 즉, 디플리션 원도우 마스크(depletion window mask)를 사용하여 채널이 형성될 부분으로 기판과 반대 타입의 불순물을 이온주입(이를 일명, 디플리션(depletion) 이온주입 공정이라 한다) 한 후 게이트를 형성하여 기본적으로 풀-업 I/O를 형성한 다음, AGP(after gate programming)공정시 오픈 드레인 옵션으로 이용될 셀의 채널 영역에만 선택적으로 기판과 동일 타입의 불순물을 어 이온주입해 주어 디플리션 트랜지스터를 인핸스먼트 트랜지스터로 변환시켜 주는 방식으로 오픈 드레인 I/O를 형성하고 있다.
이와 같이 디플리션 트랜지스터를 선택적으로 인핸스먼트 트랜지스터로 변환시켜 준 것은 오픈 드레인 I/O에서는 통상 외부 고전압을 이용하여 소자 제어를 하게 되는에, 풀-업 저항형 I/O의 풀-업 저항 양단에 칩의 전원과 외부 고전압이 걸릴 경우 풀-업 저항을 통해 전류의 흐름이 발생하게 되어 외부 소자 제어가 이루어지지 않게 되므로 불순물 이온주입 공정을 통해 풀-업 저항으로 쓰이는 디플리션 트랜지스터를 단락시켜 주기 위함이다.
즉, 디플리션 트랜지스터를 풀-업 저항으로 이용하되, 이를 오픈 드레인 I/O로 이용하고자 할 경우에는 게이트 패터닝후 채널 영역으로의 불순물 이온주입 공정을 통해 인핸스먼트 트랜지스터로 변환시켜 단락시키게 되는 것이다.
제1도에는 이와 관련된 종래 반도체 장치의 오픈 드레인 I/O구조를 도시한 회로도가 도시되어 있다. 제1도의 회로도를 참조하면, 종래의 오픈 드레인 I/O는 각각의 내부 로직회로(10a),(10b)와 개별적으로 연결된 두 개의 트랜지스터(n 채널 오픈 드레인 트랜지스터(A)와, 게이트 형성후 실시된 불순물 이온주입 공정으로 인해 인핸스먼트 트랜지스터로 변화된 n 채널 디플리션 트랜지스터(본 발명에서는 이해를 돕기 위하여 편의상 이를 인핸스먼트 트랜지스터라 명함))가 서로 직렬 연결된 상태로 입출력 패드(20)에 연결되고, 상기 패드(20)에는 모스 타입의 LSI와는 다른 외부 고전압 인가용의 외부 아날로그 IC가 연결되도록 이루어져 있음을 알 수 있다. 여기서, 참조부호 C는 오픈 드레인 회로에서 단락되는 지점을 나타내고, D는 오픈 드레인 I/O의 입력단을 나타내며, E는 외부 소자를 나타내고, Vdd는 내부 전압을 나타낸다.
이때, 인핸스먼트 트랜지스터(B)는 항상 단락되어 있어야 하므로, 제1내부 로직회로(10a)의 신호는 로우 레벨 신호를 유지하여야 하며, 제2내부 로직회로(10b)의 신호가 하이 레벨일 경우에만 패드를 통해 외부 신호가 인가될 때 오픈 드레인 트랜지스터(A)에 전류가 흐르게 되어 외부 소자 구동이 이루어지게 된다.
제2도 및 제3도에는 제1도에 제시된 오픈 드레인 I/O의 입출력 패드(20)에 연결된 각각의 트랜지스터 구조를 도시한 단면도가 제시되어 있다. 여기서, 제2도는 n채널 오픈 드레인 트랜지스터(A)의 구조를 도시한 단면도를 나타내고, 제3도는 본 발명과 직접적으로 관련되는 인핸스먼트 트랜지스터(B)의 구조를 도시한 단면도를 나타낸다.
제2도에 의하면, n 채널 오픈 드레인 트랜지스터(A)는 필드 산화막(32)이 구비된 제1도전형(예컨대, p형) 반도체 기판(30)상의 액티브 영역(F)에는 게이트 절연막(34)이 형성되고, 그 위의 소정 부분에는 "W-실리사이드(36b)/폴리실리콘(36a)" 적층 구조의 게이트(36)가 형성되며, 게이트(36)의 양 측벽에는 절연막 재질의 스페이서(38)가 형성되고, 게이트(36) 좌·우측의 기판(30) 내부에는 LDD(lightly doped drain)(40)가 구비된 제2도전형(예컨대, n형)의 소오스/드레인 영역(42a), (42b)이 형성되도록 구성되어 있음을 알 수 있다. 제2도에서 참조부호 W1은 게이트(36) 선폭(line width)을 나타낸다.
제3도에 의하면, 인핸스먼트 트랜지스터(B)는 앞서 제시된 n 채널 트랜지스터와 기본 구조는 동일하게 가져가되, 게이트(36) 하단의 채널 영역에 제2도전형(예컨대, n형)의 불순물 주입 영역(44)이 형성되고, 그 사이의 소정 부분에 제1도전형(예컨대, p형) 불순물 주입 영역(46)이 더 형성되도록 이루어졌다는 점에서만 차이점을 지녀, 하이 레벨 신호가 인가될 때를 제외하고는 항상 오프(off) 특성을 가지도록 구성되어 있음을 알 수 있다. 제3도에서 참조부호 W2은 게이트(36) 선폭을 나타낸다.
상기 인핸스먼트 트랜지스터(B)는 게이트 형성후에 풀-업 저항으로 쓰이던 n채널 디플리션 트랜지스터의 채널 영역에 제1도전형 불순물을 더 이온주입하여 형성한 것으로, 제4도에는 제3도에 제이쇤 트랜지스터(B)의 게이트 형성후에 레이 아웃 구조를 도시한 평면도가 제시되어 있다.
상기 평면도를 참조하면, 게이트(36)가 제2도전형 불순물 주입 영역(44)상의 게이트 절연막(34) 소정 부분에 위치하도록 형성되고, 제1도전형 불순물 주입 영역(46)이 게이트(36) 하단의 제2 도전형 불순물 주입 영역(44) 사이에 위치하도록 형성되어 있음을 알 수 있다.
그러나, 상기 구조를 가지도록 오픈 드레인 I/O를 형성할 경우에는 다음과 같은 몇가지의 문제점이 발생하게 된다.
첫째, 오픈 드레인 I/O를 구현하기 위하여 풀-업 저항으로 쓰이던 n 채널 디플리션 트랜지스터를 상기와 같이 인핸스먼트 트랜지스터화할 경우, 게이트 형성후에 제1도전형 불순물 주입 영역(46)을 형성하기 위한 별도의 불순물 이온주입 공정을 1회 더 실시해 주어야 하므로 이로 인해 공정 복잡화와 비용 상승이 초래되는 문제가 발생하게 된다.
둘째, 시스템 메이커(system maker)가 프로그램 개발 및 조속한 시장 적용을 목적으로 이피롬(EPROM)과 같은 NVM(non-volatile memory)셀을 적용하여 이피롬 내장 MCU를 구현하고자 할 경우, 기존 마스크롬 내장 MCU와 다른 공정 및 다른 레이 아웃을 이용하여 오픈 드레인 I/O를 구현할 경우에는 별 문제가 발생되지 않으나 기존 마스크롬 내장 MCU에서 사용하던 것과 동일 레이 아웃으로 I/O를 구현하고자 할 경우에는 다음과 같은 문제가 발생하게 된다. 통상, 이피롬 내장 MCU의 경우 마스크롬 내장 MCU의 프로그램 방식인 AGP 코딩(coading)법을 이용하지 않으므로 공정 진행중에 게이트 형성후의 불순물 이온주입 공정 자체가 없게 된다. 따라서, 상기에 언급된 방법으로는 이피롬 내장 MCU의 풀-업 저항용 I/O와 오픈 드레인 I/O를 선택적으로 구현할 수 없게 된다. 즉, 마스크롬 내장 MCU에서는 상기 구조의 오픈 드레인 I/O를 이용하여 풀-업 저항용 I/O와 오픈 드레인 I/O를 모두 구현할 수 있으나 이피롬 내장 MCU에서는 풀-업 저항용 I/O만을 구현할 수 있어, 동일 레이 아웃의 오픈 드레인 I/O를 마스크롬 내장 MCU와 이피롬 내장 MCU에 모두 범용성있게 적용할 수 없다는 단점이 발생하게 된다.
이에 본 발명의 목적은, 입출력 패드에 연결된 인핸스먼트트랜지스터의 게이트 선폭을 채널 영역에 형성되는 불순물 주입 영역보다 더 큰 사이즈를 가지도록 형성해 주므로써, 게이트 형성후 별도의 공정 추가(예컨대, 불순물 이온주입 공정) 없이도 마스크롬 내장 MCU와 이피롬 내장 MCU에 모두 적용 가능한 오픈 드레인 I/O를 구현할 수 있도록 한 반도체 장치의 오픈 드레인 I/O 구조를 제공함에 있다.
본 발명의 다른 목적은 I/O의 오픈 드레인 구조를 효과적으로 제조할 수 있는 반도체 장치의 오픈 드레인 I/O제조방법을 제공함에 있다.
제1도는 종래 반도체 장치의 오픈 드레인 입출력단 구조를 개략적으로 도시한 회로도.
제2도는 제1도의 오픈 드레인 트랜지스터(A) 구조를 도시한 단면도.
제3도는 제1도의 인핸스먼트 트랜지스터(B) 구조를 도시한 단면도.
제4도는 제3도에 제시된 트랜지스터의 게이트 형성후의 레이 아웃 구조를 도시한 평면도.
제5a 내지 제 5c도는 본 발명의 제1실시예에 의한 반도체 장치의 입출력단 구조를 도시한 것으로,
제5a도는 오픈 드레인 입출력단의 인핸스먼트 트랜지스터 구조를 도시한 단면도.
제5b도는 제5a도에 제시된 트랜지스터의 게이트 형성후의 레이 아웃 구조를 도시한 평면도.
제5c도는 제5a도의 등가 회로도.
제6a도 내지 제6c도는 본 발명의 제2 실시예에 의한 반도체 장치의 입출력단 구조를 도시한 것으로,
제6a도는 오픈 드레인 입출력단의 인핸스먼트 트랜지스터 구조를 도시한 단면도.
제6b도는 제6a도에 제시된 트랜지스터의 게이트 형성후의 레이 아웃 구조를 도시한 평면도.
제6c도는 제6a도의 등가 회로도.
제7a도 내지 제7c도는 본 발명의 제3실시예에 의한 반도체 장치의 입출력단 구조를 도시한 것으로,
제7a도는 오픈 드레인 입출력단의 인핸스먼트 트랜지스터 구조를 도시한 단면도.
제7b도는 제7a도에 제시된 트랜지스터의 게이트 형성후의 레이 아웃 구조를 도시한 평면도.
제7c도는 제7a도의 등가 회로도이다.
상기 목적을 달성하기 위하여 본 발명의 제1 내지 제3실시예에서는 채널 영역을 갖는 오픈 드레인 트랜지스터와 채널 영역을 갖는 인핸스먼트 트랜지스터를 포함하는 반도체 장치의 I/O에 있어서, 상기 오픈 드레인 트랜지스터를 이루는 게이트는 상기 채널 영역에 형성된 불순물 주입 영역의 길이와 동일한 선폭을 가지도록 구성되고, 상기 인핸스먼트 트랜지스터를 이루는 게이트는 상기 채널 영역에 형성된 불순물 주입 영역의 길이보다 큰 선폭을 가지도록 구성된 반도체 장치의 오픈 드레인 I/O 구조가 제공된다.
이때, 상기 인핸스먼트 트랜지스터의 채널 영역에 형성된 상기 불순물 주입 영역은 상기 인핸스먼트 트랜지스터를 이루는 소오스/드레인 영역중 선택된 어느 한 영역과 일체로 연결되도록 형성될 수도 있고, 상기 인핸스먼트 트랜지스터를 이루는 소오스/드레인 영역에 대해 각각 소정 간격 이격되도록 상기 채널 영역의 중앙부에 형성될 수도 있다.
상기 다른 목적을 달성하기 위하여 본 발명의 제1 및 제2 실시예에서는 채널 영역을 갖는 오픈 드레인 트랜지스터와 채널 영역을 갖는 인핸스먼트 트랜지스터를 포함하는 반도체 장치의 I/O 제조방법에 있어서, 상기 인핸스먼트 트랜지스터가 제1도전형 반도체 기판 상의 액티브 영역에 게이트 절연막을 형성하는 단계와; 제2 도전형의 저농도 불순물 이온주입 공정을 통해, 상기 게이트 절연막 하단의 상기 기판 내부 소정 부분에 불순물 주입 영역을 형성하는 단계와; 상기 결과물 전면에 도전성막을 형성하고 이를 선택식각하여, 상기 불순물 주입 영역의 소정 부분과 이와 연결되는 그 인접부의 상기 기판 표면이 소정 부분 포함되도록 상기 게이트 절연막 상에 게이트를 형성하는 단계; 및 제2 도전형의 고농도 불순물 이온 주입 공정을 통해, 상기 게이트 양 에지측의 상기 기판 내부에 소오스/드레인 영역을 형성하는 단계를 거쳐 제조되는 것을 특징으로 하는 반도체 장치의 오픈 드레인 I/O 제조방법이 제공된다.
상기 다른 목적을 달성하기 위하여 본 발명의 제3 실시예에서는 채널 영역을 갖는 오픈 드레인 트랜지스터와 채널 영역을 갖는 인핸스먼트 트랜지스터를 포함하는 반도체 장치의 I/O 제조방법에 있어서, 상기 인핸스먼트 트랜지스터가 제1 도전형 반도체 기판 상의 액티브 영역에 게이트 절연막을 형성하는 단계와; 제2 도전형의 저농도 불순물 이온주입 공정을 통해, 상기 게이트 절연막 하단의 상기 기판 내부 소정 부분에 불순물 주입 영역을 형성하는 단계와; 상기 결과물 전면에 도전성막을 형성하고 이를 선택식각하여, 상기 불순물 주입 영역과 그 주변의 상기 기판 표면이 소정 부분 포함되도록 상기 게이트 절연막 상에 게이트를 형성하는 공정; 및 제2 도전형의 고농도 불순물 이온주입 공정을 통해, 상기 게이트 양 에지측의 상기 기판 내부에 소오스/드레인 영역을 형성하는 단계를 거쳐 제조되는 것을 특징으로 하는 반도체 장치의 오픈 드레인 I/O 제조방법이 제공된다.
상기 구조를 가지도록 반도체 장치의 오픈 드레인 I/O를 제조할 경우, 오픈 드레인 I/O 형성부의 게이트 사이즈를 기존보다 다소 길게 가져가 주는 것만으로도 n 채널 디플리션 트랜지스터를 인핸스먼트 트랜지스터화할 수 있게 되므로, 게이트 형성후에 오픈 드레인 I/O를 구현하기 위한 별도의 불순물 이온주입 공정이 필요없게 된다. 이로 인해, 상기 구조의 오픈 드레인 I/O를 이용해서는 마스크롬 내장 MCU와 이피롬 내장 MCU의 풀-업 저항용 I/O와 오픈 드레인 I/O를 모두 구현할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 반도체 장치의 입출력단 제조시 오픈 드레인 I/O 형성부의 게이트 선폭 변화를 통하여 게이트 형성후에 실시되는 불순물 이온주입 공정없이도 용이하게 n채널 디플리션 트랜지스터를 인핸스먼트 트랜지스터화할 수 있도록 하는데 주안점을 둔 기술로서, 이를 제5도 내지 제7도에 제시된 도면을 참조하여 살펴보면 다음과 같다.
먼저, 제5a도 내지 제5c도에 제시된 도면을 참조하여 본 발명의 제1 실시예부터 살펴본다. 여기서, 제5a도는 최종적으로 만들어진 본 발명에 의한 오픈 드레인 I/O의 인핸스먼트 트랜지스터 구조를 도시한 단면도를 나타내고, 제5b도는 제5a도에 제시된 트랜지스터의 게이트 형성후의 레이 아웃 구조를 도시한 평면도를 나타내며, 제5c도는 제5a도의 등가 회로도를 나타낸다. 이 경우, n 채널 오픈 드레인 트랜지스터는 종래와 동일한 구조를 가지도록 제조되므로 여기서는 이와 관련된 설명은 피하고 제1도의 I부분에 형성되어 있는 인핸스먼트 트랜지스터(B)의 제조와 관련된 기술을 중심을 살펴본다.
제5a도를 참조하면, 본 발명의 제1 실시예에서 제안된 인핸스먼트 트랜지스터는 크게, 필드 산화막(32)이 구비된 제1 도전형(예컨대, p형) 반도체 기판(30)상의 액티브 영역(F)에는 게이트 절연막(34)이 형성되고, 그 위의 소정 부분에는 "W-실리사이드(36b)/폴리실리콘(36a)" 적층 구조(혹은 폴리실리콘의 단층 구조)의 게이트(36)가 형성되며, 게이트(36)의 양 측벽에는 절연막 재질의 스페이서(38)가 형성되고, 게이트(36) 좌·우측의 기판(30) 내부에는 LDD(40)가 구비된 제2 도전형(예컨대, n형)의 소오스/드레인 영역(42a), (42b)이 형성되며, 게이트(34) 하단의 채널 영역에는 소오스 영역(42a)과는 일체로 연결되는 반면 드레인 영역(42b)과는 서로 소정 간격 이격되도록 제2 도전형(예컨대, n형)의 불순물 주입 영역(44)이 형성되도록 구성되어 있음을 알 수 있다. 여기서, W3는 게이트의 선폭을 나타낸다.
따라서, 상기 구조의 트랜지스터는 다음의 제4단계 공정을 거쳐 제조된다.
제1단계로서, 필드 산화막(32)이 구비된 제1도전형 반도체 기판(30) 상의 액티브 영역(F)에 게이트 절연막(34)을 형성한 다음, 그 위의 소정 부분에 선택적으로 제2도전형의 불순물을 이온주입하여 게이트 절연막(34) 하단의 기판(30) 내부 소정 부분에 제2 도전형 불순물 주입 영역(44)을 형성한다.
제2단계로서, 불순물 주입 영역(44)의 소정 부분과 이와 연결된 그 인접부의 기판(30) 표면이 소정 부분 포함되도록, 게이트 절연막(34)상에 게이트(36)를 형성한다. 여기서는 편의상, 게이트(36)를 "W-실리사이드(36b)/폴리실리콘(36a)"의 적층 구조로 도시해 놓았으나 경우에 따라서는 폴리실리콘의 단층 구조로 제작해 주어도 무방하다. 이와 같이, 게이트(36)를 기판(30)쪽으로 소정 길이 연장하여 기존의 W2 사이즈보다 다소 긴 W3의 사이즈를 가지도록 제작한 것은 게이트(36) 하단에 형성되는 채널 영역의 소정 부분에만 제2 도전형의 불순물 주입 영역(44)이 형성되도록 하여 이후 채널을 오픈시켜 주기 위한 별도의 제1 도전형 불순물 이온주입 공정 없이도 오픈 드레인 구조를 실현할 수 있도록 하기 위함이다. 본 실시예에 대한 이해를 높이기 위하여 제5b도에는 게이트(36)가 형성된 상태의 전체적인 소자 레이 아웃 구조를 도시한 평면도를 제시해 놓았다.
제3단계로서, 게이트(36)를 마스크로 이용하여 기판(30)상으로 저농도의 제2도전형 불순물을 이온주입하여 게이트(36) 좌·우측의 기판(30) 내부에 LDD(40)를 형성한다.
제4단계로서, 게이트(36)의 양 측벽에 절연막(예컨대, 산화막) 재질의 스페이서(38)를 형성하고, 이를 마스크로 이용하여 기판(30)상으로 고농도의 제2 도전형 불순물을 이온주입하여 기판(30) 내에 소오스/드레인 영역(42a), (42b)을 형성하므로써 본 공정 진행을 완료한다.
제5c도에는 제5a도에 제시된 트랜지스터의 등가회로도가 제시되어 있다. 상기 회로도는 종래 기술과 차별화되는 제1도의 I부분만을 비교 도시한 것으로 이를 참조하면, 상기 트랜지스터가 제2 도전형 불순물 주입 영역(44)이 형성된 n 채널 영역에서는 디플리션 트랜지스터(B2)로 동작되고, 반면 불순물 주입 영역(44)이 형성되지 않은 p 채널 영역(도면 상에서 "o"로 표시된 부분)에서는 인핸스먼트 트랜지스터(B1)로 동작되도록 이루어져, 소오스 영역에 Vdd가 인가된 상태에서 게이트에 인가되는 내부 신호가 로우 레벨일 경우에만 인핸스먼트 트랜지스터를 단락시킬 수 있음을 알 수 있다.
다음으로, 제6a도 내지 제6c도에 제시된 도면을 참조하여 본 발명의 제2 실시예를 살펴본다. 여기서, 제6a도는 최종적으로 만들어진 본 발명에 의한 오픈 드레인 I/O의 인핸스먼트 트랜지스터 구조를 도시한 단면도를 나타내고, 제6b도는 제6a도에 제시된 트랜지스터의 게이트 형성후의 레이 아웃 구조를 도시한 평면도를 나타내며, 제6c도는 제6a도의 등가 회로도를 나타낸다.
제6a도를 참조하면, 본 발명의 제2 실시예에서 제안된 인핸스먼트 트랜지스터는 크게, 필드 산화막(32)이 구비된 제1 도전형(예컨대, p형) 반도체 기판(30)상의 액티브 영역(F)에는 게이트 절연막(34)이 형성되고, 그 위의 소정 부분에는 "W-실리사이드(36b)/폴리실리콘(36a)" 적층 구조(혹은 폴리실리콘의 단층 구조)의 게이트(36)가 형성되며, 게이트(36)의 양 측벽에는 절연막 재질의 스페이서(38)가 형성되고, 게이트(36) 좌·우측의 기판(30) 내부에는 LDD(40)가 구비된 제2 도전형(예컨대, n형)의 소오스/드레인 영역(42a), (42b)이 형성되며, 게이트(34) 하단의 채널 영역에는 드레인 영역(42b)과는 일체로 연결되는 반면 소오스 영역(42a)과는 서로 소정 간격 이격되도록 제2 도전형(예컨대, n형)의 불순물 주입 영역(44)이 형성되도록 구성되어 있음을 알 수 있다. 여기서, W3는 게이트의 선폭을 나타낸다.
이 경우, 제6b도에 제시된 평면도에서 알 수 있듯이 게이트(36)가 형성되는 위치에 차이가 있을 뿐 기본 공정 자체는 제1 실시예에서 제시된 공정과 동일하게 진행되므로 여기서는 이의 제조 공정과 관련된 설명은 피한다.
제6c도에는 제6a도에 제시된 트랜지스터의 등가회로도가 제시되어 있다. 상기 회로도를 참조하면, 상기 트랜지스터가 제2 도전형의 불순물 주입 영역(44)이 형성되지 않은 p 채널 영역(도면상에서 "o"로 표시된 부분)에서는 인핸스먼트 트랜지스터(B1)로 동작되고, 반면 불순물 주입 영역(44)이 형성된 n 채널 영역에서는 디플리션 트랜지스터(B2)로 동작되도록 이루어져, 소오스 영역에 Vdd가 인가된 상태에서 게이트에 인가되는 내부 신호가 로우 레벨일 경우에만 인핸스먼트 트랜지스터를 단락시킬 수 있음을 알 수 있다.
마지막으로, 제7a도 내지 제7c도에 제시된 도면을 참조하여 본 발명의 제3 실시예를 살펴본다. 여기서, 제7a도는 최종적으로 만들어진 본 발명에 의한 오픈 드레인 I/O의 인핸스먼트 트랜지스터 구조를 도시한 단면도를 나타내고, 제7b도는 제7a도에 제시된 트랜지스터의 게이트 형성후의 레이 아웃 구조를 도시한 평면도를 나타내며, 제7c도는 제7a도의 등가 회로도를 나타낸다.
제7a도를 참조하면, 본 발명의 제3 실시예에서 제안된 인핸스먼트 트랜지스터는 크게, 필드 산화막(32)이 구비된 제1 도전형(예컨대, p형) 반도체 기판(30)상의 액티브 영역(F)에는 게이트 절연막(34)이 형성되고, 그 위의 소정 부분에는 "W-실리사이드(36b)/폴리실리콘(36a)" 적층 구조(혹은 폴리실리콘의 단층 구조)의 게이트(36)가 형성되며, 게이트(36)의 양 측벽에는 절연막 재질의 스페이서(38)가 형성되고, 게이트(36) 좌·우측의 기판(30) 내부에는 LDD(40)가 구비된 제2 도전형(예컨대, n형)의 소오스/드레인 영역(42a), (42b)이 형성되며, 게이트(34) 하단의 채널 영역에는 소오스/드레인 영역(42a),(42b)과 서로 소정 간격 이격되도록 제2도전형의 불순물 주입 영역(44)이 형성되도록 구성되어 있음을 알 수 있다. 제7a도에서 W3는 게이트의 선폭을 나타낸다.
따라서, 상기 구조의 트랜지스터는 다음의 제4단계의 공정을 거쳐 제조된다.
제1단계로서, 필드 산화막(32)이 구비된 제1 도전형 반도체 기판(30) 상의 액티브 영역(F)에 게이트 절연막(34)을 형성한 다음, 그 위의 소정 부분에 선택적으로 제2 도전형의 불순물을 이온주입하여 게이트 절연막(34) 하단의 기판(30) 내부 소정 부분에 제2 도전형 불순물 주입 영역(44)을 형성한다.
제2단계로서, 불순물 주입 영역(44)과 그 주변의 기판(30) 표면이 소정 부분 포함하도록, 게이트 절연막(34) 상에 게이트(36)를 형성한다. 이 경우 역시 상기 게이트(36)는 "W-실리사이드(36b)/폴리실리콘(36a)"의 적층 구조나 폴리실리콘의 단층 구조로 형성한다. 제7b도에는 본 실시예의 이해를 높이기 위하여 게이트(36)가 형성된 상태의 전체적인 소자 레이 아웃 구조를 도시한 평면도를 제시해 놓았다.
제3단계로서, 게이트(36)를 마스크로 이용하여 기판(30)상으로 저농도의 제2 도전형 불순물을 이온주입하여 게이트(36) 좌·우측의 기판(30) 내부에 LDD(40)를 형성한다.
제4단계로서, 게이트(36)의 양 측벽에 절연막 재질의 스페이서(38)를 형성하고, 이를 마스크로 이용하여 기판(30)상으로 고농도의 제2도전형 불순물을 이온주입하여 기판(30)내에 소오스/드레인 영역(42a), (42b)을 형성하므로써 본 공정 진행을 완료한다.
제7c도에는 제7a도에 제시된 트랜지스터의 등가회로도가 제시되어 있다. 상기 회로도를 참조하면, 불순물 주입 영역(44)인 n채널 양단에 p채널(도면상에서 "o"로 표시된 부분)이 형성되도록 트랜지스터의 채널이 구성되어 있음을 확인할 수 있다. 따라서, 상기 구조의 트랜지스터는 p 채널 영역에서는 인핸스먼트 트랜지스터(B1)로 동작하게 되고, n 채널 영역에서는 디플리션 트랜지스터(B2)로 동작하게 된다. 그러므로, 소오스 영역에 Vdd가 인가된 상태에서 게이트에 인가되는 내부 신호가 로우 레벨일 경우에만 인핸스먼트 트랜지스터의 역할을 하는 B1과 B1' 트랜지스터를 단락시킬 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 1) 오픈 드레인 I/O 구현시 n 채널 디플리션 트랜지스터의 게이트 길이를 기존의 경우보다 다소 길게 가져가 주는 방식으로 간단하게 디플리션 트랜지스터를 인핸스먼트 트랜지스터화할 수 있게되므로 게이트 형성후의 불순물 이온주입 공정이 필요없게 되어 공정 단순화와 비용 절감을 실현할 수 있게 되고, 2) 이로 인해 동일 레이 아웃 구조로도 마스크롬 내장 MCU와 이피롬 내장 MCU의 풀-업 저항용 I/O와 오픈 드레인 I/O를 모두 구현할 수 있게 되므로 각 MCU 제조시 호완성 있는 사용이 가능하게 된다.

Claims (8)

  1. 채널 영역을 갖는 오픈 드레인 트랜지스터와 채널 영역을 갖는 인핸스먼트 트랜지스터를 포함하는 반도체 장치의 입출력단 제조방법에 있어서, 상기 인핸스먼트 트랜지스터가, 제1도전형 반도체 기판 상의 액티브 영역에 게이트 절연막을 형성하는 단계와; 제2 도전형의 저농도 불순물 이온주입 공정을 통해, 상기 게이트 절연막 하단의 상기 기판 내부 소정 부분에 불순물 주입 영역을 형성하는 단계와; 상기 결과물 전면에 도전성막을 형성하고 이를 선택식각하여, 상기 불순물 주입 영역의 소정 부분과 이와 연결되는 그 인접부의 상기 기판 표면이 소정 부분 포함되도록 상기 게이트 절연막 상에 게이트를 형성하는 단계; 및 제2 도전형의 고농도 불순물 이온주입 공정을 통해, 상기 게이트 양 에지측의 상기 기판 내부에 소오스/드레인 영역을 형성하는 단계를 거쳐 제조되는 것을 특징으로 하는 반도체 장치의 오픈 드레인 입출력단 제조방법.
  2. 제1항에 있어서, 상기 게이트는 폴리실리콘의 단층 구조나 "W-실리사이드/폴리실리콘"의 적층 구조로 형성하는 것을 특징으로 하는 반도체 장치의 오픈 드레인 입출력단 제조방법.
  3. 채널 영역을 갖는 오픈 드레인 트랜지스터와 채널 영역을 갖는 인핸스먼트 트랜지스터를 포함하는 반도체 장치의 입출력단 제조방법에 있어서, 상기 인핸스먼트 트랜지스터가 제1도전형 반도체 기판 상의 액티브 영역에 게이트 절연막을 형성하는 단계와; 제2 도전형의 저농도 불순물 이온주입 공정을 통해, 상기 게이트 절연막 하단의 상기 기판 내부 소정 부분에 불순물 주입 영역을 형성하는 단계와; 상기 결과물 전면에 도전성막을 형성하고 이를 선택식각하여, 상기 불순물 주입 영역과 그 주변의 상기 기판 표면이 소정 부분 포함되도록 상기 게이트 절연막 상에 게이트를 형성하는 공정; 및 제2 도전형의 고농도 불순물 이온주입 공정을 통해, 상기 게이트 양 에지측의 상기 기판 내부에 소오스/드레인 영역을 형성하는 단계를 거쳐 제조되는 것을 특징으로 하는 반도체 장치의 오픈 드레인 입출력단 제조방법.
  4. 제3항에 있어서, 상기 게이트는 폴리실리콘의 단층 구조나 "W-실리사이드/폴리실리콘"의 적층 구조로 형성하는 것을 특징으로 하는 반도체 장치의 오픈 드레인 입출력단 제조방법.
  5. 채널 영역을 갖는 오픈 드레인 트랜지스터와 채널 영역을 갖는 인핸스먼트 트랜지스터를 포함하는 반도체 장치의 입출력단에 있어서, 상기 오픈 드레인 트랜지스터를 이루는 게이트는 상기 채널 영역에 형성된 불순물 주입 영역의 길이와 동일한 선폭을 가지도록 구성되고, 상기 인핸스먼트 트랜지스터를 이루는 게이트는 상기 채널 영역에 형성된 불순물 주입 영역의 길이보다 큰 선폭을 가지도록 구성된 것을 특징으로 하는 반도체 장치의 오픈 드레인 입출력단 구조.
  6. 제5항에 있어서, 상기 인핸스먼트 트랜지스터의 상기 채널 영역에 형성된 상기 불순물 주입 영역은 상기 인핸스먼트 트랜지스터를 이루는 소오스/드레인 영역 중 선택된 어느 한 영역과 일체로 연결되도록 형성된 것을 특징으로 하는 반도체 장치의 오픈 드레인 입출력단 구조.
  7. 제5항에 있어서, 상기 인핸스먼트 트랜지스터의 상기 채널 영역에 형성된 상기 불순물 주입 영역은 상기 인핸스먼트 트랜지스터를 이루는 소오스/드레인 영역에 대해 각각 소정 간격 이격되도록 상기 채널 영역의 중앙부에 형성된 것을 특징으로 하는 반도체 장치의 오픈 드레인 입출력단 구조.
  8. 제5항에 있어서, 상기 게이트는 폴리실리콘의 단층 구조나 "W-실리사이드/폴리실리콘"의 적층 구조를 갖는 것을 특징으로 하는 반도체 장치의 오픈 드레인 입출력단 구조.
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