JP4426166B2

JP4426166B2 - 半導体装置の設計方法、半導体装置設計用プログラム、及び半導体装置

Info

Publication number: JP4426166B2
Application number: JP2002319849A
Authority: JP
Inventors: 克礒部
Original assignee: ユー・エム・シー・ジャパン株式会社
Priority date: 2002-11-01
Filing date: 2002-11-01
Publication date: 2010-03-03
Anticipated expiration: 2022-11-01
Also published as: JP2004158479A; US7103864B2; US20050055651A1; TW200414486A; TWI306657B; US7924042B2; US20060288324A1

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の設計方法、半導体装置の検査方法、半導体装置の設計プログラム、及び半導体装置に関するものである。
【０００２】
【従来の技術】
図６は、従来から利用されている自動配線ツールを用いて設計された半導体装置のレイアウトの一例を示す構成図であり、図７（ａ）は、図６に示す領域Ａ１の配線構造を示す図、図７（ｂ）は、図７（ａ）に示すＪ−Ｊ線に沿う断面構造図、図８（ａ）は、図６に示す領域Ａ２の配線構造を示す図、図８（ｂ）は図８（ａ）に示すＫ−Ｋ線に沿う断面構造を示す図である。
【０００３】
図６において、符号１００Ａ〜１００Ｄは、半導体基板上に形成された回路ブロック、符号１１１〜１１７は、上記各回路ブロック１００Ａ〜１００Ｄを接続する配線を示している。そして図６に点線で示す領域Ａ１において、図示左右方向に延在する配線１１１〜１１３と、図示上下方向に延在する配線１１４，１１５とが交差している。また、領域Ａ２において、前記配線１１４，１１５と、図示左右方向に延在する配線１１７とが交差すると共に、図示上下方向に延在する配線１１６と、前記配線１１７とが電気的に接続されている。
また、図７（ａ）に示すように、配線１１４，１１５には、図示左右方向に延在する配線１１１〜１１３と平面的に重ならない領域に、それぞれ配線１１４ａ、１１５ｂを介して測定電極１１４ｂ、１１５ｂが延出されている。
また、図８（ａ）、（ｂ）に示す配線構造において、配線１１４，１１５は半導体装置の最上層に形成されており、配線１１７は第３層間絶縁膜１０３と、第２層間絶縁膜１０２との間の層に形成され、配線１１６は、第２層間絶縁膜１０２と、第１層間絶縁膜１０１との間の層に形成されている。そして、平面視における配線１１６，１１７の交差点に第２層間絶縁膜１０２を貫通して形成されたコンタクトホール１０５を介して配線１１６と配線１１７とが電気的に接続されている。また、前記配線１１６，１１７の交差点の最上層には、測定電極１１８が形成されており、第３層間絶縁膜１０３を貫通して形成されたコンタクトホール１０６を介して配線１１７と電気的に接続されている。
【０００４】
従来から、半導体装置内部の電圧測定や論理測定をする際には、金属製の細い針を半導体装置の表面にある配線に直接触れるか、またはこれらの配線に電子ビームを照射して得られる２次電子を測定することにより電圧又は論理状態の測定が行われており、典型的には、図７（ａ）に示すように、半導体装置表面において上記の測定を行うための専用の電極１１４ｂ、１１５ｂを設け、これらの電極１１４ｂ、１１５ｂを介して測定を行っていた。しかしながら、その場合には設計者が必要と考える場所に意図的に電極をレイアウトする手法が一般的であり、自動配線レイアウトツールの結果を用いて手作業で修正する必要があるために工数が多くなる。また、図７に示すように電極１１４ｂ、１１５ｂを形成するためのスペースやこれらの電極を引き出すための配線１１４ａ、１１５ａのための領域も必要である。
【０００５】
しかし、上記配線に針を接触させる方法や電子ビームを照射する方法では、最上層の配線以外の配線に対する測定はできないため、表面から２層目以降の層に形成された配線に対して測定を行う場合には、図８に示すように、第３層間絶縁膜１０３に測定用の穴（コンタクトホール１０６）を空けて配線１１６から電極１１８を引き出し、この電極１１８に探針１０８を接触させて測定する手法がとられていた。ところが、最近の多層配線技術を用いた半導体装置では、配線が混み合っているうえ、最上層に高密度で配線が形成されているため、測定用の穴を空けるための領域を半導体装置最上層に確保するのが極めて困難であり、また、穴を空ける場所を探す作業も手作業で行われるため、非常に時間が掛かっていた。
【０００６】
また、（特許文献１）には、電気回路を構成するユニットセル内に測定端子を設けることが記載されているが、近年の回路設計では、セルの上層は電源配線などに覆われる傾向があり、測定端子を設ける領域を確保するのが困難である。
また、（特許文献２）には、測定端子を自動レイアウトするツールを用いることが記載されているが、係る文献に記載の方法は、配線のレイアウトが終了してから条件に合う場所（表層に電極を設けることが可能な場所）を探すためのツールを使用し、再レイアウトを実施する方法であり、測定端子を適切にレイアウト仕切れない場合には全体のレイアウトを見直すなど、設計全体の修正が必要になるため、シミュレーションの負荷増に伴う設計工数の増加が避けられず、実現が難しい。
また、（特許文献３）には、測定端子を小規模な論理回路に組み込んだセルを用意し、測定端子が組み込まれていないセルと、組み込まれたセルとを必要に応じて組み替えてから結線する方法が記載されている。しかし、この場合には、測定端子が論理回路と一対になっているため、自動配線処理時にレイアウトされた回路の上層を配線することができないという欠点がある。また、全てに組み込み回路を用いるのではなく、組み込み回路が必要な場所を定義して組み込みの選択を行うため、レイアウトを自動化するのが困難になる。
【０００７】
【特許文献１】
特開昭６４−２７２４１号公報
【特許文献２】
特開平９−１３９４７１号公報
【特許文献３】
特開昭６２−７６７３６号公報
【０００８】
【発明が解決しようとする課題】
本発明は、上記事情に鑑みて成されたものであって、回路ブロック間を結ぶ配線に、電圧や論理状態を測定するための測定端子を備えた半導体装置を自動的にレイアウトすることが可能な半導体装置の設計方法、及び設計プログラムを提供することを目的とする。
また本発明は、上記半導体装置の設計方法に基づき配置された測定端子を利用した半導体装置の検査方法を提供することを目的とする。
また本発明は、上記半導体装置の設計方法により成された設計を有する半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置の設計方法は、半導体基板上に形成された複数の回路ブロックを有する半導体装置の設計方法であって、前記半導体装置の最上層に電極を備え、かつ半導体装置の各層において回路ブロック間を結ぶ配線と接続可能とされた測定端子を、前記回路ブロックとともにセルとして設計ルールに登録する工程と、前記測定端子と、前記回路ブロックとを平面配置する工程と、前記回路ブロックから延出される各配線を、前記測定端子を経由して接続する工程とを有することを特徴とする。
【００１０】
次に、本発明の半導体装置の設計方法は、前記測定端子として、前記半導体装置を構成する全ての層において配線と接続可能とされた測定端子を用いることを特徴とする。
【００１１】
本発明の半導体装置の設計方法は、前記回路ブロックから延出される配線を接続する工程において、前記測定端子と、該測定端子を経由する配線の両端とを含む系統図に基づき前記配線の接続を行うことを特徴とする。
【００１２】
本発明の半導体装置の検査方法は、半導体基板上に形成された複数の回路ブロックを有する半導体装置を検査するに際して、前記半導体装置の回路ブロックから延出された配線の経路中に設けられ、各層にパッドを有するとともに、該パッドが前記半導体装置の絶縁膜を貫通して設けられたコンタクトホールを介して互いに電気的に接続された測定端子の半導体装置最上層に設けられた電極を介して半導体装置の検査を行うことを特徴とする。
【００１３】
本発明の半導体装置の検査方法は、前記半導体装置最上層に形成された電極に対して、探針を接触させる、又は電子ビームを照射することにより当該接続端子が接続された配線の電圧及び／又は論理状態の測定を行うことを特徴とする。
【００１４】
本発明の半導体装置の設計プログラムは、半導体基板上に形成された複数の回路ブロックを有する半導体装置の設計プログラムであって、前記半導体装置の最上層に電極を備え、かつ半導体装置の各層において回路ブロック間を結ぶ配線と接続可能とされた測定端子を、前記回路ブロックとともにセルとして設計ルールに登録するステップと、前記測定端子と、前記回路ブロックとを平面配置するステップと、前記回路ブロックから延出される各配線を、前記測定端子を経由して接続するステップとをコンピュータに実行させるものである。
【００１５】
本発明の半導体装置は、半導体基板上に形成された複数の回路ブロックを有する半導体装置であって、前記回路ブロックから延出された配線の経路中に、半導体装置最上層に電極を備え、該電極とコンタクトホールを介して半導体装置各層に設けられたパッドとを有する測定端子が設けられていることを特徴とする。
【００１６】
本発明の半導体装置は、前記測定端子の電極と各パッドとが平面視略同一位置に形成されていることを特徴とする。
【００１７】
【発明の実施の形態】
以下、本発明の半導体装置の設計方法の実施の形態を図面を参照して説明するが、本発明は以下の実施の形態に限定されるものではない。
図１は、本実施形態の設計方法を用いて成された半導体装置のレイアウトの一例を示す構成図である。この図に示す半導体装置は、図示の四隅に配置された回路ブロック１０Ａ〜１０Ｄと、それぞれの回路ブロックから延出された配線と、各配線の経路中に設けられた測定端子１２１〜１２６とを備えて構成されている。これらの測定端子は、半導体装置の最上層に電気的測定を行うために、探針のコンタクトや電子ビームの照射が可能な測定電極を備えている。
【００１８】
図１において、回路ブロック１０Ａと回路ブロック１０Ｂとは、配線１３４〜１３６を介して電気的に接続されており、より詳細には、回路ブロック１０Ａの端子１０Ａ６と、回路ブロックＢの端子１０Ｂ１とが、配線１３６により接続されており、この配線１３６は、測定端子１２６を経由して回路ブロック１０Ａ，１０Ｂを電気的に接続している。また、配線１３４，１３５もそれぞれ測定端子１２４，１２５を経由して回路ブロック１０Ａ，１０Ｂを電気的に接続している。また、回路ブロック１０Ａの端子１０Ａ１〜１０Ａ３は、それぞれ測定端子１２１，１２２，１２３を経由する配線を介して回路ブロック１０Ｄと電気的に接続されている。
【００１９】
図１に示す半導体装置は、回路ブロック１０Ａ〜１０Ｄから延出された各配線が測定端子を経由して接続されているので、極めて容易に各配線の電圧や論理状態の測定を行うことが可能になっている。
また、測定により配線に不具合が発見された場合には、その配線経路を辿って回路ブロックの前後で詳細に検査を行うことができるので、不具合が生じている箇所を直接かつ容易に観測することができ、解析の高速化を図ることができ、もって半導体装置の設計期間を短縮することができる。
【００２０】
図１に示す構成を備えた半導体装置は、例えば以下の設計方法により設計することができる。図２は、本発明に係る半導体装置の設計方法を説明するためのフローチャートである。
半導体装置の設計は、公知されているように、機能毎となる部分回路をブロック毎に設計し、その後、それぞれの回路の入出力を結線するための系統図（ネットリスト）を作製し、このネットリストに基づき製造設計図（レイアウト図）を製作する。そして、半導体装置の製造に際しては、上記にて得られたレイアウト図に従ってフォトマスクを製作し、シリコンウェハ等に半導体回路の各レイヤ（トランジスタ、配線、絶縁膜等）を焼き付けて行く。
【００２１】
本発明に係る設計方法においても、上記設計方法と基本的な手順は同様である。すなわち、図２に示すように、回路ブロック等の部分回路設計（ａ）を行い、その後回路ブロックを平面配置する回路配置設計（ｂ）の後、回路ブロックの配線を結線する回路接続設計（ｃ）を行って、例えば図１に示すような半導体装置のレイアウト図を作製する。その後、作製したレイアウト図の検証を行い（ｄ）、マスクデータを作製する（ｅ）。
【００２２】
ここで、本実施形態の設計方法では、従来と異なり、図２（ｂ）に示す回路配置設計工程において、回路ブロックと同様のセルとして、測定端子を登録して、自動レイアウトを実行する（図２（ｆ））。この測定端子をセルとして登録するに際しては、例えば図３の説明図に示す構成のセルを用いる。図３に示す測定端子セル１２は、測定端子本体１２ｙと、この端子本体１２ｙに配線を介して接続され、終端に接続子１３ａ、１３ｂを有するものである。上記接続子１３ａ、１３ｂは、自動配線ツール等を用いた設計に際して、ツールに対して配線同士の接続を行うことを指定するためのものであり、実際の半導体装置に形成されるものではない。また図３では、測定端子本体１２ｙから２本の配線が引き出されている場合について図示しているが、測定端子本体１２ｙには、１本又は３本以上の配線も接続可能とされている。
【００２３】
また、自動レイアウト時の回路ブロックは、ＮＡＮＤ，ＯＲ等の小規模回路から、演算器、メモリなどの大規模な回路まで、任意の大きさの回路を１つの回路ブロック（セル）として登録することができ、これらのブロック間を結ぶ配線が上記測定端子を経由するようにレイアウトされる。
【００２４】
具体的には、図２（ｂ）の回路配置設計工程において、測定端子セル１２を例えば回路ブロック１０Ａと回路ブロック１０Ｂとの間に配置し、その後の回路接続設計工程において、図３に示すように、回路ブロック１０Ａの端子１０Ａ−ｘから導出された配線が、接続子１３ａを介して測定端子本体１２ｙと接続され、回路ブロック１０Ｂの端子１０Ｂ−ｚから導出された配線が、接続子１３ｂを介して測定端子本体１２ｙと接続されるようになっている。つまり、本実施形態に係る回路接続設計工程において配線接続のために使用されるネットリストは、図３に示すように、（回路Ａ出力ｘ・測定端子ｙ・回路Ｂ入力ｚ）のように、互いに接続される回路ブロックの端子の間に、必ず測定端子を含むようになっている。
【００２５】
また、本発明に係る設計方法では、図２（ｃ）に示す回路接続設計工程において、同時に測定端子の座標情報を保存することもできる（図２（ｇ））。このようにして測定端子の座標情報を保存しておくことで、上記ネットリストによる回路ブロック間の配線接続情報と、回路ブロック間の測定端子の位置情報とを半導体装置の検査に利用できるようになる。また、測定経路と該当する測定端子位置に基づく半導体装置の自動検証手段として利用することもできる。
【００２６】
図１を参照して説明すると、回路ブロック１０Ａの出力を検証する際には、上記リストに基づき得られる位置情報に基づき、測定端子１２６により測定し、論理設計時に動作を予想した情報（理論値）と、実際の測定論理状態情報とを比較して、論理不具合を判断することができる。その際に、前記比較が不一致の場合には、回路ブロック１０Ａの不具合か、または、その前にある回路ブロック１０Ｄの不具合であると予想できる。次いで、回路ブロック１０Ｄから回路ブロック１０Ａへの入力経路中に設けられている測定端子１２１における測定を行い、理論値との比較を行う。その際に両者が一致していれば、回路ブロック１０Ａに問題があり、不一致であれば回路ブロック１０Ｄから前段に不具合があると判断できる。このようにして、回路ブロック間の配線経路に沿って不具合箇所を極めて正確に特定できる。
従って、半導体装置の解析を行う際に、ネットリストにより検査測定に利用すべき測定端子を知ることができ、かつその位置情報も容易に知ることができるため、解析の効率化、高速化を実現することができる。
【００２７】
また、上記本発明に係る半導体装置の設計方法は、以下の構成の半導体装置の設計プログラムをコンピュータに実行させることで、ほとんどの工程を自動化することができる。すなわち、回路ブロック等とともにセルとして設計ルールに登録された測定端子を配置するステップと、平面配置された回路ブロック及び測定端子を配線するステップとを備えたプログラムを実行させればよい。
【００２８】
次に、上記本発明に係る設計方法を、図４及び図５を用い、実際の半導体装置の構造を参照して以下に詳細に説明する。図４は、上記設計方法により図１に示す回路ブロック１０Ａと、回路ブロック１０Ｂと、測定端子１２４〜１２６とを平面配置した状態を示す平面構成図であり、図４（ｂ）は、図４（ａ）に示すＨ−Ｈ線に沿う断面構成図である。また、図５（ａ）、図５（ｂ）は、図４に示す回路配置設計の後、配線の接続を行った後の平面構成図及び断面構成図である。
【００２９】
本実施形態の設計方法による回路配置設計工程では、図４（ａ）に示すように、回路ブロック１０Ａの端子１０Ａ４〜１０Ａ６と、これらに接続される端子１０Ｂ３〜１０Ｂ１との間に、上記ネットリストに基づき測定端子１２４〜１２６が配置される。これらの測定端子１２４〜１２６は、図４（ｂ）に示すように、多層構造の半導体装置の最上層に測定電極１２６ａを有しており、この測定電極１２６ａと平面視略同一位置の半導体装置の第１〜第５層間絶縁膜２１〜２５各層にパッド１２６ｂを有している、そして、隣接するパッド同士が、それらの間の層間絶縁膜を貫通して形成されたコンタクトホール１２６ｃを介して電気的に接続されている。また、回路ブロックの端子１０Ａ６は、第５層間絶縁膜２５と第４層間絶縁膜２４との間に形成され、端子１０Ｂ１は第４層間絶縁膜２４と、第３層間絶縁膜２３との間に形成されている。
【００３０】
次いで、図２（ｃ）に示す回路接続設計工程により、回路ブロックと測定端子との配線を行って、図５（ａ）、図５（ｂ）に示すように、測定端子１２４〜１２６を経由して回路ブロック間を接続する配線１３４〜１３６を形成する。ここで、図５（ｂ）に示すように、測定端子１２６は、半導体装置各層にパッド１２６ｂを有しているので、異なる層に形成された端子１０Ａ６，１０Ｂ１間も、測定端子１２６を経由する配線を形成するのみで、互いに電気的に接続できるようになっている。従って、回路ブロック間を接続する配線が半導体装置のどの層に形成されていても、測定端子表面の電極を介して電気的測定が可能である。
また、図４に示すようにコンタクトを積み上げた構造を有する測定端子とすることで、配線経路中に設けても配線容量の増加やインピーダンスの変動影響を小さくすることができる。
【００３１】
このように、本発明では、図４ないし図５に示した構成の測定端子を採用することで、半導体装置最上層に測定電極１２６ａを有し、かつ半導体装置の各層において配線接続を可能にし、かつ各層における占有面積を極力小さくできるようになっている。測定電極１２６ａの大きさは、測定用の探針をコンタクトできる大きさを有していればよいので、配線幅とほぼ同一の太さにまで小さくすることも可能であり、従来と同程度の高密度配線を行った場合にも、半導体装置の集積度に影響することはない。従って、レイアウトの制限が少なく、自動化ができるため、多くの端子を一度に設けることが可能である。
【００３２】
さらに、本設計方法では、測定端子はセルとして自動配置の対象とされるので、回路間の配線を行う前に測定端子の平面位置を自動配置により確保することができ、従来の配線後に測定端子を設けるための領域を探索して測定端子を構成する場合に比して、極めて効率よく測定端子を有する半導体装置を設計することが可能になる。
【００３３】
また、従来のように、表面に配線が形成されていない領域に測定用の穴を形成する場合には、測定したい配線の上層側に配線が形成されていないことが必須であり、この条件に合致する場所を見つけるために多くの手作業が必要であり、また条件に合致する場所が見つからない場合には、配線のレイアウトを全面的に見直す必要があったが、本発明に係る設計方法では、配線より前に測定端子の配置を行うので、測定端子の測定電極は必ず半導体装置の表面に露出され、上記のような手間は全く不要になる。
【００３４】
しかも、上記測定端子は回路ブロック間等を接続する全ての配線に設けることができるため、半導体装置の検証、解析のための電気的測定を、回路ブロック間の配線経路を順に辿って行うことができ、不具合箇所の特定を正確、かつ迅速に行うことができる。また、測定端子の座標情報は先のように保存することができるため、測定端子に対する探針の位置決め等も効率よく行うことができる。
【００３５】
従って、微細化により膨大な回路が集積されていて、どの回路に不具合が発生しているかを特定することが非常に困難になってきている近年の半導体装置に、上記本発明の設計方法を適用するならば、半導体装置の解析を緻密に行えるばかりでなく、飛躍的に早めることができ、もって設計期間の短縮を図ることができる。
【００３６】
【発明の効果】
以上、詳細に説明したように、本発明によれば、半導体基板上に形成された複数の回路ブロックを有する半導体装置の設計方法であって、前記半導体装置の最上層に電極を備え、かつ半導体装置の各層において回路ブロック間を結ぶ配線と接続可能とされた測定端子を、前記回路ブロックとともにセルとして設計ルールに登録する工程と、前記測定端子と、前記回路ブロックとを平面配置する工程と、前記回路ブロックから延出される各配線を、前記測定端子を経由して接続する工程とを有する方法により、半導体装置の解析の際に電気的測定を行うための測定端子を有する半導体装置を極めて効率よく設計することができる。
上記測定端子は自動配置ツールを用いて自動的に配置することができるため、半導体装置の設計から試作にかけて行われる検証、及びシステムに組み込んだ際に現れる不具合に対し、解析を早める測定解析手段となり、設計期間を飛躍的に短縮することが可能である。また、実際に検証により発見される不具合に対し、不具合を起こしている箇所を直接的に観測できるため、具体的対策の手段を見つけることと、それまでの期間を短縮することができる。
【図面の簡単な説明】
【図１】図１は、本発明に係る半導体装置の設計方法による半導体装置のレイアウトの一例を示す図である。
【図２】図２は、本発明に係る半導体装置の設計方法のフローチャートである。
【図３】図３は、図２に示す回路配置設計工程において使用されるネットリストの一例を示す説明図である。
【図４】図４は、本発明に係る設計方法により図１に示す回路ブロックと、測定端子とを平面配置した状態を示す平面構成図であり、図４（ｂ）は、図４（ａ）に示すＨ−Ｈ線に沿う断面構成図である。
【図５】図５は、本発明に係る設計方法により図４に示す回路ブロックと、測定端子とを結線した状態を示す平面構成図であり、図５（ｂ）は、図５（ａ）に示すＨ−Ｈ線に沿う断面構成図である。
【図６】図６は、従来から利用されている自動配線ツールを用いて設計された半導体装置のレイアウトの一例を示す構成図である。
【図７】図７（ａ）は、図６に示す領域Ａ１の配線構造を示す図、図７（ｂ）は、図７（ａ）に示すＪ−Ｊ線に沿う断面構造図である。
【図８】図８（ａ）は、図６に示す領域Ａ２の配線構造を示す図、図８（ｂ）は図８（ａ）に示すＫ−Ｋ線に沿う断面構造を示す図である。
【符号の説明】
１０Ａ〜１０Ｄ回路ブロック
１０Ａ１〜１０Ａ６，１０Ｂ１〜１０Ｂ３端子
１２１〜１２８測定端子
１２６ａ測定電極
１２６ｂパッド
１２６ｃコンタクトホール

Claims

半導体基板上に形成された複数の回路ブロックを有する半導体装置の設計方法であって、
前記半導体装置の最上層に設けられた電極と、前記電極と平面視で重なる位置の前記半導体装置を構成する全ての層に設けられるとともに前記電極と接続された複数のパッドと、を有する測定端子を、前記回路ブロックとともにセルとして設計ルールに登録する工程と、
前記測定端子と、前記回路ブロックとを平面配置する工程と、
前記回路ブロックから延出される各配線を、前記測定端子を経由して接続する工程と
を有することを特徴とする半導体装置の設計方法。
前記回路ブロックから延出される配線を接続する工程において、
前記測定端子と、該測定端子を経由する配線の両端とを含む系統図に基づき前記配線の接続を行うことを特徴とする請求項１に記載の半導体装置の設計方法。
半導体基板上に形成された複数の回路ブロックを有する半導体装置の設計プログラムであって、
前記半導体装置の最上層に設けられた電極と、前記電極と平面視で重なる位置の前記半導体装置を構成する全ての層に設けられるとともに前記電極と接続された複数のパッドと、を有する測定端子を、前記回路ブロックとともにセルとして設計ルールに登録するステップと、
前記測定端子と、前記回路ブロックとを平面配置するステップと、
前記回路ブロックから延出される各配線を、前記測定端子を経由して接続するステップと
をコンピュータに実行させるための設計プログラム。
請求項１又は２に記載の設計方法を用いて設計され、半導体基板上に形成された複数の回路ブロックを有する半導体装置であって、
前記回路ブロック同士を接続する全ての配線が測定端子を介して接続されており、
前記配線経路中に設けられた全ての前記測定端子が、半導体装置最上層に形成された電極と、前記電極と平面視で重なる位置の当該半導体装置を構成する全ての層に設けられるとともに前記電極と接続された複数のパッドとを有することを特徴とする半導体装置。