JP4803966B2 - 半導体装置 - Google Patents

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Description

本発明は外部接続用電極パッド（以下、電極パッドと略称する）を備える半導体装置に関し、特に電気特性検査に際してテストプローブを接触させる電極パッドを備える半導体装置に関するものである。
半導体基板に形成されたチップ状の半導体装置では半導体チップの実装前に半導体装置に設けられている電極パッドに対して電気特性検査装置のテストプローブを接触させ、当該テストプローブを介して半導体装置に通電をし電気特性検査を行なう、いわゆるプロービングを行っている。このような半導体装置では、プロービング時にテストプローブを電極パッドの表面に接触させたときに、その接触圧による応力がアルミニウム製の電極パッドの下層にまで影響し、当該下層の絶縁膜にクラックが生じることがある。このようなクラックが生じると、その下層に配設されている回路配線における絶縁性が劣化してリークが生じ、半導体装置の信頼性が低下するという問題が生じる。このクラックは電極パッドの下層において生じるため、半導体装置を表面から目視してただけではクラックを確認して半導体装置を不良品とすることは困難である。
従来の半導体装置では、テストプローブを電極パッドに当接させる際に目視による手作業、あるいは電極パッドを自動認識した自動機により当接位置を決定しているが、当接位置を電極パッドの特定の領域に限定することまでは行われていないため、作業者や自動機によるばらつきによってテストプローブは電極パッドのほぼ全領域に当接される状況にある。そのため、電極パッドの下層における回路配線の不良を未然に防止するために、電極パッドの直下には回路配線を配設しない構成がとられており、テストプローブを当接して電極パッドの下層の絶縁膜にクラックが生じた場合でも回路配線でのリークを防止し、半導体装置の信頼性を確保する構成がとられている。
例えば、図１に示す半導体装置を参照すると、図１は電極パッドのレイアウトを模式的に示す図であり、半導体チップ１の内部回路２の周辺に沿って配設されたＩ／Ｏ回路（入出力回路）領域３上に電極パッド４が配設されている。図１０は従来のこの種の半導体装置における電極パッドの概略レイアウト図、図１１はそのＣ−Ｃ線に沿う概略断面図であり、Ｉ／Ｏ回路領域３には半導体基板１０１に形成されたＭＯＳトランジスタ等の素子１０５上に第１ないし第３の層間絶縁膜１１１，１１２，１１３を介して積層された第１ないし第３の金属配線層１２１，１２２，１２３並びにこれらを接続する第１ないし第３のビア１３１，１３２，１３３からなる多層配線構造が配設されている。また、電極パッド４はここでは上下２層の金属層からなるＣＵＰ（Circuit Under Pad)パッドとして構成された例を示しており、第４層間絶縁膜１１４上に第５層間絶縁膜１１５を挟んで下層パッド４Ｄとしての第４金属層１２４と上層パッド４Ｕとしての第５の金属層１２５を積層し、第４ビア１３４により第３金属配線層１２３に接続するとともに、第５ビア１３５によって両金属層１２４，１２５を互いに電気的、機械的に連結した構造とされている。そして、第５金属層１２５を覆う表面絶縁膜１１６の開口１１６ａ内に露出された第５金属層１２５の表面をパッド面として構成している。
そして、この従来の電極パッドでは、図１１に仮想線で示したように、電極パッド４にテストプローブＴＰを当接したときに生じる電極パッド４の直下の絶縁膜に発生するクラックＣＸから電極パッド４の直下の金属配線層における電気的なリークを未然に防止するために、特にクラックの影響が大きい最上層の第３金属配線層１２３については電極パッド４の直下領域には配設しない構成となっている。すなわち、電極パッド４は周辺に沿った所要幅寸法の領域が表面絶縁膜１１６で覆われており、この表面絶縁膜１１６に設けられた開口１１６ａ内に電極パッド４の表面が露出されている。テストプローブＴＰはこの露出された電極パッド４の表面に当接されることになるため、この露出された表面領域、ないし製造誤差を考慮してそれよりも若干広い領域（図１１の領域Ｐ）の直下には第３金属配線層１２３を配設していない。したがって、Ｉ／Ｏ回路領域３において第３金属配線層１２３が配設される領域は、図６（ｂ）に点描する領域となり、第３金属配線層１２３はＩ／Ｏ回路領域３内のＹ方向における両端領域と、Ｉ／Ｏ回路領域３内のＸ方向の両側の所要幅寸法の両側領域に限定されることになる。
また、図示は省略するが電極パッド４の表面にテストプローブＴＰを当接したときには、電極パッド４の表面にプローブ痕と称する接触傷が発生する。特に、同一電極パッドにテストプローブを繰り返して何回も接触した場合には複数のプローブ痕が発生することがある。このようなプローブ痕が生じた電極パッドに対して金属細線やテープリード等の外部電極を接続するいわゆるボンディングを行うと、電極パッドの表面に生じたプローブ痕によって外部電極と電極パッドとの実効的な接触面積が低減され、ボンディングの信頼性が低下してしまう。特に、アルミニウム製の電極パッドに金ワイヤを超音波ボンディングする場合には、電極パッドの表面にアルミニウムと金の合金を形成して接合を行っているが、プローブ痕によって接合面が低減され、ボンディング強度が低下して金ワイヤが容易に外れてしまう。
このようなプローブ痕に対するボンディング強度の低下に対しては、特許文献１のように、テストプローブを当接させるテスト用電極パッドとボンディングを行うためのボンディング用電極パッドとをそれぞれ形成しておき、テスト用電極パッドにテストプローブを当接してプローブ痕が発生した場合でも、ボンディング用電極パッドに対してボンディングを行うことで、プローブ痕の影響を受けずにボンディング強度の高いボンディングを実現する技術が提案されている。
特開２００２−３２９７４２号公報
電極パッドにおけるボンディング強度を改善するためには、特許文献１のようにテスト用電極パッドとボンディング用電極パッドとを別に形成する技術が有効であるが、これでは半導体装置に電極パッドが占める面積が大きくなることは避けられず、半導体装置の高集積化を実現する上での障害になる。特に、近年では半導体装置の多機能化に伴って電極パッドの数が増大する傾向にあるため、特許文献１の技術は電極パッドの増大に制限を受けることになり、半導体装置の多機能化の要求に応えることは難しい。
また、図１０及び図１１に示した従来の電極パッドでは、電極パッド４の直下領域ではＩ／Ｏ回路領域３における直下層金属配線層となる第３金属配線層１２３を配設していないため、Ｉ／Ｏ回路領域３における配線可能面積が制約を受ける。特に、半導体装置の多機能化に伴って電極パッドの数が増え、これに伴ってＩ／Ｏ回路領域の数も増えてＩ／Ｏ回路領域の一つ当たりの面積が低減されると、配線可能面積はさらに低減されることになり、Ｉ／Ｏ回路領域での配線設計の自由度が低減されるとともに、目的とする回路構成のＩ／Ｏ回路領域を実現することができなくなり、半導体装置の高集積化の障害になる。
本発明の目的は、電極パッドに対してテストプローブを当接させる領域を定義し、電極パッドを小サイズ化した場合でもプローブ痕が生じる領域を避けて外部電極のボンディングを行うことを可能にし、ボンディング信頼性を高めることが可能な半導体装置とその検査方法を提供するものである。また、本発明の目的は、電極パッドの下部の回路での配線の配設領域を拡大して高集積化を実現することを可能にした半導体装置とその検査方法及び製造方法を提供するものである。
本発明の半導体装置は、一つの電極パッドの一部領域をテストプローブエリアとして定義し、他の領域をボンディングエリアとして定義するためのプローブエリアマークを備えており、プローブエリアマークは、平面形状が矩形に形成された電極パッドの一辺に沿って所要の間隔をおいて設けられた２つのプローブエリアマークと、この一辺と直交する辺に沿って所要の間隔をおいて設けられた２つのプローブエリアマークとで構成され、これら４つのプローブエリアマークをそれぞれ通る仮想線で囲まれるエリアをテストプローブエリアとして定義し、前記電極パッドの下部に１層以上の配線層を備え、前記テストプローブエリアの直下には、前記配線層のうち前記他の領域の直下に配設されている最上層の配線層が配設されていないことを特徴とする。プローブエリアマークを三角形に形成し、当該三角形の頂点を通り互いに交差する仮想線対で囲まれる領域をテストプローブエリアとして定義する構成とする。
本発明によれば、平面形状が矩形に形成された電極パッドの一辺に沿って所要の間隔をおいて設けられた２つのプローブエリアマークと、この一辺と直交する辺に沿って所要の間隔をおいて設けられた２つのプローブエリアマークとで構成され、これら４つのプローブエリアマークをそれぞれ通る仮想線で囲まれるエリアをテストプローブエリアとして定義するためのプローブエリアマークによって電気検査時に電極パッドにおけるテストプローブの当接領域を容易に認識することが可能となり、電極パッドの表面におけるテストプローブの当接領域を限定してクラックやプローブ痕の発生箇所を限定することができ、これらクラックやプローブ痕を避けて配線の配設やボンディングを実行することにより、電極パッドに対するボンディング信頼性を高めることが可能になる。特に、一つの電極パッドに対してテストプローブを当接し、その後に外部電極をボンディングする構成の電極パッドでは、一つの電極パッドの一部領域をテストプローブ領域として定義することで、後工程での外部電極のボンディング領域とを明確に区画することが可能になる。また、プローブエリアマークに基づいてテスト後におけるプローブ痕を確認し、プローブ痕が当接領域をはみ出した場合には不良と判断することも容易になり信頼性の高い半導体装置を製造することが可能になる。さらに、プローブエリアマークにより定義されるテストプローブの当接領域を除く領域の直下に回路配線を配設可能とすることで、電極パッドの直下における回路配線の配設可能領域を拡大して配線の高集積化を図ることも可能になる。
本発明の半導体装置の好ましい形態としては、電極パッドは積層された上層パッドと下層パッドとで２層に構成され、下層パッドにプローブエリアマークを備え、プローブエリアマークを半導体装置の表面側から目視可能に構成する。この場合、上層パッドと下層パッドとは両パッド間に介在される層間絶縁膜を上下に貫通するビアによって機械的及び電気的に連結された構成とすることが好ましい。電極パッドの下部には１層以上の配線層を備え、テストプローブエリアの直下には配線層のうち最上層の配線層が配設されていない。あるいは、電極パッドは１層のパッドで構成され、当該パッドにプローブエリアマークが設けられる。
次に、本発明の実施例１について図面を参照して説明する。図１を再度参照すると、実施例１の半導体装置（半導体チップ）１は、中央領域ないし中帯領域にメモリ回路やロジック回路等で構成される内部回路２が配置され、この内部回路２を囲むように半導体チップ１の周囲に沿って複数のＩ／Ｏ回路領域３が枠状に配置されている。前記複数のＩ／Ｏ回路領域上にはそれぞれ電極パッド４が配設されており、各Ｉ／Ｏ回路領域３と各電極パッド４はそれぞれ電気的に接続されている。なお、以降の説明における半導体チップは、ウェハに形成されてチップ状の個片に分割される前の半導体チップ、ないしウェハから個片に分割された半導体チップのいずれをも含むものとする。
図２は前記電極パッド４を含むＩ／Ｏ回路領域３の一部の拡大平面図、図３はＡ−Ａ線に沿う概略断面図である。詳細な説明は省略するが、半導体チップ１を構成しているシリコン基板１０１の表面に設けられた絶縁分離膜１０２によって素子領域が区画され、各素子領域には所要のパターンに形成されたソース・ドレイン拡散層等の拡散層１０３と、前記シリコン基板１０１の表面上に形成されたゲートポリシリコン１０４等によってＭＯＳトランジスタ等の素子１０５が形成されている。前記素子１０５上には第１層間絶縁層１１１が形成されており、その上に第１金属層１２１が形成される。さらに、その上には順次第２層間絶縁膜１１２、第２金属層１２２、第３層間絶縁膜１１３、第３金属層１２３、第４層間絶縁膜１１４、第４金属層１２４、第５層間絶縁膜１１５、第５金属層１２５が形成され、最上層に表面絶縁膜１１６が形成されている。前記第１ないし第５の層間絶縁層１１１〜１１５は例えばシリコン酸化膜で構成され、表面絶縁膜１１６は樹脂で構成されている。また、第１ないし第５の各金属層１２１〜１２５はアルミニウム膜で形成されており、特に前記第１ないし第３の金属層１２１〜１２３はそれぞれ所要の配線パターンをした第１ないし第３の金属配線層として形成され、前記第１ないし第３の層間絶縁膜１１１〜１１３に形成されたタングステン等からなる第１ないし第３のビア１３１〜１３３によって上下の金属配線層が相互にかつ前記素子１０５に対して電気接続が行われ、多層配線構造を構成している。
一方、前記電極パッド４は、図３に一部を破断した概略斜視図を示すように、前記第４金属層１２４と前記第５金属層１２５とによって上下に２層構造をしたＣＵＰパッド（Circuit Under Pad)として構成されている。このＣＰＵパッド構造は、第４金属層１２４で構成された下層パッド４Ｄと、この下層パッド４Ｄの直上に形成された第５金属層１２５で構成された上層パッド４Ｕとで構成されており、両パッド４Ｄ，４Ｕ間の第５層間絶縁膜１１５に設けられた第５ビア１３５によって相互に電気接続されている。前記上層パッド４Ｕはパッシベーション層としての前記表面絶縁膜１１６に設けられた矩形の開口１１６ａ内に表面が露出され、この露出された表面が電極パッド面として構成され、前述したように検査装置のテストプローブが接触されかつ外部電極としての金細線が接続されるようになっている。前記下層パッド４Ｄは上層パッド４Ｕと略同じサイズでしかも上下に重ねられたほぼ正方形の形状に形成されているが、下層パッド４Ｄの一部の半導体チップ１の内側に向けられた部分は前記上層パッド４Ｕよりも内側に向けて突出するように多少長く形成形成されており、この突出された領域において第４層間絶縁膜１１４に形成された第４ビア１３４により下層の第３金属配線層１２３に電気接続が行われている。これにより、前記上層パッド４Ｕは下層パッド４Ｄを介して第１ないし第３の金属配線層１２１〜１２３及び素子１０５に電気接続され、素子１０５を外部に電気接続する外部導出電極として機能する。
このように、前記ＣＵＰパッド構造は、下層パッド４Ｄと上層パッド４Ｕとで第５層間絶縁膜１１５をサンドイッチし、かつ第５ビア１３５によって両パッド４Ｕ，４Ｄを電気的及び機械的に一体的に連結したものである。これにより、後述するように上層パッド４Ｕに対して外部電極をボンディングしたときに、外部電極を介して引っ張り力が上層パッド４Ｕに加えられた場合でも、下層パッド４Ｄが第５層間絶縁膜１１５によって上方に引上げられることが防止されるため、この引っ張り力に抗することができ、上層パッド４Ｕが半導体チップ１の表面、すなわち第５層間絶縁膜１１５の表面から剥離されることを防止する上で有効である。そのため、図には表れていないが、第５ビア１３５は両パッド４Ｕ，４Ｄの連結強度を高めるために平面形状が縦横の縞で構成されるグリッドパターンに形成されている。
また、前記下層パッド４Ｄは、半導体チップ１の外辺に沿った一辺と、この辺と直交する隣接辺のそれぞれに一対の、合計で４つのプローブエリアマーク４１ａ〜４１ｄが形成されている。これらのプローブエリアマーク４１ａ〜４１ｄは頂点を有する二等辺三角形として形成され、前記下層パッド４Ｄの直交する各辺においてプローブエリアマーク４１ａと４１ｂ及び４１ｃと４１ｄがそれぞれ所要の間隔で配設されている。これらのプローブエリアマーク４１ａ〜４１ｄは、半導体チップ１の表面から電極パッド４を目視、あるいは撮像装置等によって観察したときに、下層パッド４Ｄを覆っているシリコン酸化膜等からなる透明な第５層間絶縁膜１１５及び表面絶縁膜１１６を透過して確認することが可能である。これらのプローブエリアマーク４１ａ〜４１ｄは、図２に細鎖線で示すように、一辺の２つのプローブエリアマーク４１ａ，４１ｂの各頂点を通って前記隣接辺の延長方向に沿って延長される一対の仮想線と、同様に隣接辺に設けられた２つのプローブエリアマーク４１ｃ，４１ｄの各頂点を通って前記一辺の延長方向に沿って延長される一対の仮想線とで囲まれる斜線領域をテストプローブエリアＴＰＡとして定義するために設けられている。
そして、図３に示したように前記電極パッド４の直下の領域には前記Ｉ／Ｏ回路領域３を構成するための３層構造の金属配線層１２１〜１２３が配設されているが、前述のようにプローブエリアマーク４１ａ〜４１ｄによって定義されたテストプローブエリアＴＰＡの直下には、最上層の配線層である第３金属配線層１２３は配設されていないことが特徴とされている。すなわち、第３金属配線層１２３は前記テストプローブエリアＴＰＡの直下領域を外れた領域内にのみ配設されている。なお、テストプローブを当接したときに生じるクラックの影響が少ない第２金属配線層１２２及び第１金属配線層１２１については、前記テストプローブエリアＴＰＡの直下領域にも配設されている。
以上の構成の半導体チップに対する電気検査方法及び製造方法について説明する。半導体チップ１に対して電気検査を行う際には、先ず図５（ａ）に示すように、電気検査装置のテストプローブＴＰを電極パッド４の表面に当接して電気的に接続し、当該テストプローブＴＰを介して半導体チップに通電を行う。このとき、作業者は電極パッド４のプローブエリアマーク４１ａ〜４１ｄを目視し、これらプローブエリアマーク４１ａ〜４１ｄによって定義されるテストプローブエリアＴＰＡを認識し、このテストプローブエリアＴＰＡにテストプローブＴＰを位置決めする。あるいは、プローブエリアマーク４１ａ〜４１ｄを自動機によって自動認識し、テストプローブエリアＴＰＡを自動認識した上でテストプローブＴＰを自動位置決めする。したがって、テストプローブＴＰを電極パッド４の表面に当接したときに生じる応力はテストプローブエリアＴＰＡの直下領域に限定される。また、図５（ｂ）に示すように、テストプローブＴＰを電極パッド４の表面に当接したときに生じるプローブ痕ＰＸはテストプローブエリアＴＰＡ内に限定される。これは同一電極パッド４に対して複数回にわたってテストプローブＴＰを当接した際に複数個のプローブ痕ＰＸが生じた場合も同様である。
したがって、電気検査においてテストプローブＴＰを電極パッド４に当接したときに生じる応力によって電極パッド４の直下領域にクラックが生じた場合でも、当該クラックはテストプローブエリアＴＰＡの直下に限定される。このテストプローブエリアＴＰＡの直下にはクラックの影響を受け易い最上層の第３金属配線層１２３が存在していないため、第３金属配線層１２３がテスト電気検査時にダメージを受けるようなことはない。また、前記応力は下層の第２及び第１の金属配線層１２２，１２１にまで影響することは殆どないためこれらの金属配線層がダメージを受けることもない。これにより、電気検査によってＩ／Ｏ回路領域３の金属配線層におけるリークを未然に防止でき、金属配線層の信頼性を確保する。
このことは裏を返せば、Ｉ／Ｏ回路領域３に形成する金属配線層のうち、最上層の第３金属配線層１２３を電極パッド４の直下領域でもテストプローブエリアＴＰＡを除く領域にまで拡張して配設することが可能になることである。したがって、この拡張した分だけ第３金属配線層１２３を配設する際の設計の自由度が高められ、かつ金属配線層の高集積化が可能になる。因みに、従来構造の図１０に示した電極パッドの配線領域を示す図６（ｂ）に対応して同一寸法のＩ／Ｏ回路領域３と電極パッド４について本発明を適用した場合は、図６（ａ）に配設可能な領域を点描するように、従来の図６（ｂ）に示した場合よりも第３金属配線層１２３をＸ方向の両側においてそれぞれ拡張した領域に配設することが可能になる。
このように、Ｉ／Ｏ回路領域３内に第３金属配線層１２３を電極パッド４の両側に沿った領域において拡張することが可能になることで、当該Ｉ／Ｏ回路領域３内の半導体チップ１のＹ方向に沿った外側領域３Ｏと内側領域３Ｉの間にあって両領域３Ｏ，３Ｉを相互に接続する領域３ＭのＸ方向の寸法ないし面積を拡張することができるようになり、この領域での配線の電気抵抗を低減し、半導体チップでの動作の高速化を図る上でも有利なものになる。
また、この実施例１ではＹ方向についても電極パッド４に対してテストプローブエリアＴＰＡを限定的に定義しているので、Ｘ方向の場合と同様にテストプローブエリアＴＰＡを除く電極パッド４の直下層にもＩ／Ｏ回路領域３の配線領域を配設することができ、Ｙ方向についても従来の電極パッドよりも配線の配設領域を拡張することが可能になる。
前工程の電気検査により良品と判定された半導体チップ１は実装に際して図５（ｂ）に示すように、電極パッド４に金細線等の外部電極（ボンディングワイヤ）ＢＷをボンディングする。このとき、ボンディングワイヤＢＷは電極パッド４のテストプローブエリアＴＰＡを外した領域に対してボンディングを実行する。このボンディングに際しては前記プローブエリアマーク４１ａ〜４１ｄを目視してテストプローブエリアＴＰＡを認識しながら行うことも可能であるが、一般的には自動ワイヤボンディング装置によってプローブエリアマーク４１ａ〜４１ｄを自動認識して行うのが一般的である。また、このようにアルミニウム製の電極パッドに金細線をボンディングする場合には、超音波エネルギを利用してアルミニウムと金を合金化するボンディングを行っている。このように、テストプローブエリアＴＰＡ以外の領域にボンディングを行うことで、前工程の電気検査において電極パッド４の表面にプローブ痕ＰＸが生じている場合でも、プローブ痕ＰＸと干渉しない位置にボンディングワイヤＢＷのボンディングを実行することができ、プローブ痕ＰＸによるボンディング不良が未然に回避でき、信頼性の高いボンディングが実現できる。また、仮にプローブ痕ＰＸがテストプローブエリアＴＰＡの外に生じている場合には、ワイヤボンディングされた金細線のボンディングの信頼性が低下されるおそれがあるため、この場合には当該半導体チップ１を不良として判定すればよく、容易に不良品を検査することも可能になる。
ここで、実施例１ではプローブエリアマーク４１ａ〜４１ｄを下層パッド４Ｄに形成しているが、これは次の理由による。半導体チップの電極パッドは半導体基板の最上層に形成され、その上に表面絶縁膜としてポリイミド等の樹脂膜が形成される。この樹脂膜は熱変化によって収縮され易く、収縮したときに電極パッドに平面方向の応力を生じさせ、電極パッドを半導体チップの表面上で移動させてしまう。そのため、図２に示したように多数の電極パッドが微細な間隔で配列されているような場合に、上層パッド４Ｕの互いに隣接する対向辺にプローブエリアマーク４１ｃ，４１ｄ等を突出状態に形成すると、上層パッド４Ｕが移動されたときにプローブエリアマーク４１ｃ，４１ｄが隣接する上層パッド４Ｕに接触して電気的にリークしてしまう。これに対し、下層パッド４Ｄは表面絶縁膜としての樹脂膜に接していないため、これによって移動されることは殆どなく、プローブエリアマーク４１ｃ，４１ｄを隣接する対向辺に形成しても隣接する下層パッド４Ｄとリークするおそれはない。
このことから、本発明においては、上層パッド４Ｕが移動されてもプローブエリアマーク４１ｃ，４１ｄによる隣接パッドとのリークが生じるおそれがない程度に隣接する電極パッド４の相互間隔が大きな半導体チップの場合にはプローブエリアマーク４１ａ〜４１ｄを上層パッド４Ｕに形成してもよい。もちろん、上層パッド４Ｕが移動することが防止できるような半導体チップの場合にも上層パッド４Ｕにプローブエリアマーク４１ａ〜４１ｄを形成してもよいことは言うまでもない。いずれの場合でも上層パッドにプローブエリアマークを形成した場合には、下層パッドに形成した場合に比較して半導体チップの表面からの確認が容易になる。
実施例１はＣＵＰ構造の電極パッドに本発明を適用したが、図７に概略レイアウト図、及び図８にそのＢ−Ｂ線概略断面図を示すように１層の金属層で電極パッドを構成した半導体チップに本発明を適用することも可能である。すなわち、電極パッドに外部電極をボンディングし、外部電極を通して引っ張り力が加えられたときに、当該電極パッドが１層構造でも半導体チップの表面から剥離されるおそれがない半導体チップの場合に適用可能である。図７及び図８において図２及び図３と等価な部分には同一符号を付して詳細な説明は省略する。この実施例２では、第４金属層１２４の１層で電極パッド４を形成しており、第５金属層は存在していない。そして、電極パッド４を覆う表面絶縁膜１１６に設けられた開口１１６ａに露出される領域が電極パッド面として構成されるとともに、表面絶縁膜１１６で被覆された電極パッド４の一部において第４ビア１３４により第３金属配線層１２３に電気接続が行われている。
その上で、電極パッド４の一辺と、これと直交する隣接辺のそれぞれ２つの、合計４つのプローブエリアマーク４１ａ〜４１ｄを形成する。このプローブエリアマーク４１ａ〜４１ｄは図２に示した実施例１と同じ頂点を有する二等辺三角形として形成されており、これらプローブエリアマーク４１ａ〜４１ｄによってテストプローブエリアＴＰＡが定義される。また、電極パッド４の直下のＩ／Ｏ回路領域３では、定義されたテストプローブエリアＴＰＡの直下には第１ないし第３の金属配線層１２１〜１２３からなる３層構造の配線構造のうち、電極パッド４の直下層となる最上層の第３金属配線層１２３は配設されておらず、テストプローブエリアＴＰＡの直下を外れた領域に第３金属配線層１２３が配設されている。
実施例２の構成半導体チップに対する電気検査方法及び製造方法は実施例１と同じであるので説明は省略する。この場合に、図５（ａ）に示したと同様に、電気検査においてテストプローブＴＰを電極パッド４の表面に当接したときに生じる応力によって電極パッド４の直下領域にクラックが生じた場合でも、当該クラックはテストプローブエリアＴＰＡの直下に限定され、しかもテストプローブエリアＴＰＡの直下には最上層の第３金属配線層１２３が存在していないため、第３金属配線層１２３がダメージを受けるようなことはない。また、前記応力は下層の第２及び第１の金属配線層１２２，１２１にまで影響することは殆どなく、これらにおけるダメージも防止される。これにより、電気検査によってＩ／Ｏ回路領域３の金属配線層におけるリークを未然に防止でき、金属配線層の信頼性を確保する。したがって、実施例１と同様に、Ｉ／Ｏ回路領域３に形成する金属配線層のうち、最上層の第３金属配線層１２３を電極パッド４の直下領域でもテストプローブエリアＴＰＡを除く領域にまで拡張することが可能になり、第３金属配線層１２３を配設する際の設計の自由度が高められ、かつ金属配線層の高集積化が可能になる。
また、電気検査により良品と判定された半導体チップ１を実装する際に、電極パッド４に金細線等の外部電極（ボンディングワイヤ）をボンディングするときには、図５（ｂ）に示したと同様に、ボンディングワイヤＢＷを電極パッド４のテストプローブエリアＴＰＡを外した領域に対してボンディングすることにより、電極パッド４の表面にプローブ痕ＰＸが生じている場合でも、プローブ痕ＰＸと干渉しない位置にボンディングを実行することができ、プローブ痕ＰＸによるボンディングワイヤＢＷのボンディング不良が未然に回避でき、信頼性の高いボンディングが実現できる。
実施例２では、表面絶縁膜１１６としての樹脂膜によって電極パッド４が移動されたときにプローブエリアマークによって隣接する電極パッドとリークするおそれがあるため、隣接する電極パッド４の相互間隔がある程度大きい半導体チップに適用することが好ましい。また、隣接する電極パッド４の相互間隔が小さい場合でも、図９−Ａに変形例１を示すように、プローブエリアマークとして三角形をした切り欠き４２ａ〜４２ｄで構成すれば、隣接する電極パッド４との実質的な間隔を低減させることはなくリークを防止することは可能である。このようにプローブエリアマークを切り欠き４２ａ〜４２ｄで形成しても、実施例２では電極パッド４が１層で構成され実施例１のように上下層にパッドが積層されてはいないため、半導体チップ１の表面からプローブエリアマーク４２ａ〜４２ｄを目視により認識、あるいは自動認識することは可能である。
以上のように実施例１，２のいずれもプローブエリアマークを電極パッドと一体に形成しているが、このプローブエリアマークは電極パッドをフォトリソグラフィ技術で製造する際に、既存の電極パッドのマスクパターンの一部にプローブエリアマークに対応するパターンを追加するだけで製造できるので、従来の半導体装置の製造工程が増えることもなく、コスト増につながることもない。
また、本発明のプローブエリアマークは電極パッドの表面の所定領域を確認できることが可能な構成であれば実施例１，２の形態に限定されるものではない。例えば、図９−Ｂに変形例２を示すように、電極パッド４の互いに直交する辺にそれぞれ１つずつのプローブエリアマーク４３ａ，４３ｂを設け、これらのプローブエリアマーク４３ａ，４３ｂと、電極パッド４の１つの角部ＣＮとを相互に結ぶ仮想線で囲まれる領域をテストプローブエリアＴＰＡとして認識させるように構成してもよい。
さらに、プローブエリアマークは可及的にテストプローブエリアＴＰＡに近い位置に配設する方が当該テストプローブエリアＴＰＡを高い精度で確認する上で有効であるので、図９−Ｃに変形例３を示すように、電極パッド４の一方の辺に形成しているプローブエリアマーク４２ａ，４２ｂを、テストプローブエリアＴＰＡに最も近い辺、ここでは第３金属配線層１２３とのコンタクトを取るための第４ビア１３４を配設している第４金属配線層１２４で構成される下層パッド４Ｄの一つの辺に配設するようにしてもよい。
あるいは、図９−Ｄに変形例４を示すように、当該プローブエリアマーク４２ａ，４２ｂを、電極パッド４又はこれにつながる第４金属配線層１２４の一つの辺ではなく、当該第４金属配線層１２４の他の一部で構成される配線５の一つの辺に配設するようにしてもよい。これより、電極パッド４の周囲においてプローブエリアマークを配設するためのスペースを低減することが可能である。
また、図９−Ｅに変形例５を示すように、電極パッド４を細長い矩形に形成した場合には、プローブエリアマーク４４ａ，４４ｂを電極パッド４の両辺に対向配置する。これにより、電極パッド４をプローブエリアマーク４４ａ，４４ｂによって長さ方向に二分し、一方の領域をテストプローブエリアＴＰＡ、他方の領域を外部電極のボンディングエリアＢＡに定義する。この変形例５では、電極パッド４を小型化することによって電極パッドの全面積に占めるテストプローブエリアＴＰＡの面積割合が大きくなるような場合に有効である。また、この変形例５では、プローブエリアマーク４４ａ，４４ｂは台形に形成されており、これらの頂辺のほぼ中点を結ぶ仮想線でテストプローブエリアＴＰＡとボンディングエリアＢＡを区画している。
本発明が適用される半導体チップの概略レイアウト図である。 実施例１のＩ／Ｏ回路領域及び電極パッドの拡大レイアウト図である。 図２のＡ−Ａ線に沿う概略断面図である。 電極パッドの一部を破断した概略斜視図である。 本発明にかかる電極パッドに対するプロービング及びワイヤボンディングを説明するための概念図である。 本発明と従来技術の配線領域を対比して示す概念的な平面図である。 実施例２のＩ／Ｏ回路領域及び電極パッドのレイアウト図である。 図７のＢ−Ｂ線に沿う概略断面図である。 プローブエリアマークの変形例１の平面図である。 プローブエリアマークの変形例２の平面図である。 プローブエリアマークの変形例３の平面図である。 プローブエリアマークの変形例４の平面図である。 プローブエリアマークの変形例５の平面図である。 従来の電極パッドのレイアウト図である。 図１０のＣ−Ｃ線に沿う概略断面図である。
符号の説明
１ 半導体装置（半導体チップ）
２ 内部回路
３ Ｉ／Ｏ回路
４ 電極パッド
４Ｕ 上層パッド
４Ｄ 下層パッド
４１ａ〜４１ｄ，４２ａ〜４２ｄ，４３ａ，４３ｂ，４４ａ，４４ｂ プローブエリアマーク
５ 配線
１０１ 半導体基板
１０５ 素子（ＭＯＳトランジスタ）
１１１〜１１５ 層間絶縁膜
１１６ 表面絶縁膜
１２１〜１２５ 金属層（金属配線層，パッド）
１３１〜１３３ ビア
ＴＰＡ テストパッドエリア
ＴＰ テストパッド
ＣＸ クラック
ＰＸ プローブ痕

Claims (7)

  1. 一つの電極パッドの一部領域をテストプローブエリアとして定義し、他の領域をボンディングエリアとして定義するプローブエリアマークを備えており、前記プローブエリアマークは、平面形状が矩形に形成された前記電極パッドの一辺に沿って所要の間隔をおいて設けられた２つのプローブエリアマークと、前記一辺と直交する辺に沿って所要の間隔をおいて設けられた２つのプローブエリアマークとで構成され、これら４つのプローブエリアマークをそれぞれ通り前記電極パッドの辺に平行な仮想線で囲まれる前記電極パッドのエリアをテストプローブエリアとして定義し、
    前記電極パッドの下部に１層以上の配線層を備え、前記テストプローブエリアの直下には、前記配線層のうち前記他の領域の直下に配設されている最上層の配線層が配設されていないことを特徴とする半導体装置。
  2. 前記電極パッドは積層された上層パッドと下層パッドとで２層に構成され、前記下層パッドに前記４つのプローブエリアマークを備え、前記プローブエリアマークを半導体装置の表面側から目視可能に構成したことを特徴とする請求項１に記載の半導体装置。
  3. 前記上層パッドと下層パッドとは両パッド間に介在される層間絶縁膜を上下に貫通するビアによって機械的及び電気的に連結されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記電極パッドは１層のパッドとして構成され、前記プローブエリアマークは、当該１層の電極パッドに前記４つのプローブエリアマークを備えていることを特徴とする請求項１に記載の半導体装置。
  5. 前記プローブエリアマークは、前記電極パッドの一辺と、前記電極パッドとは異なる電極又は配線の前記一辺と直交する方向の辺にそれぞれ所要の間隔をおいて２つずつ設けられていることを特徴とする請求項１に記載の半導体装置。
  6. 前記電極パッドの一辺に沿って設けられた２つのプローブエリアマークが当該一辺の一
    方に偏って配設されており、前記直交する辺に沿って設けられた２つのプローブエリアマ
    ークは当該偏った側の直交する辺に沿って配設されていることを特徴とする請求項１ない
    し５のいずれかに記載の半導体装置。
  7. 前記プローブエリアマークは三角形に形成され、前記仮想線は当該三角形の頂点を通る仮想線で構成されることを特徴とする請求項１ないし６のいずれかに記載の半導体装置。
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