JPH10116834A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH10116834A
JPH10116834A JP8269892A JP26989296A JPH10116834A JP H10116834 A JPH10116834 A JP H10116834A JP 8269892 A JP8269892 A JP 8269892A JP 26989296 A JP26989296 A JP 26989296A JP H10116834 A JPH10116834 A JP H10116834A
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test
pad
integrated circuit
bonding pad
forming
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邦弘 笠井
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Abstract

(57)【要約】 【課題】本発明は、表面実装型の半導体素子の製造にお
いて、ダイソートテストの際の針あてによって変形され
る可能性があるテスト用パッド上にバンプが形成される
のを防ぐことができるようにすることを最も主要な特徴
とする。 【解決手段】たとえば、ＩＣが形成された半導体基板１
１の主表面に、ボンディングパッド１２と同一層によ
り、テスト用パッド１３を形成する。そして、そのテス
ト用パッド１３にプローブ針１４を押しあてて、ダイソ
ートテストを行う。この後、良品に対して、リソグラフ
ィー技術によりレジスト膜１５をパターニングし、テス
ト用パッド１３だけを除去する。こうして、残されたボ
ンディングパッド１２のみに正常なバンプ１８を形成す
ることにより、アセンブリ時の導通不良や予期せぬ配線
とのショートを回避するようになっている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、たとえば集積回
路が形成されてなる半導体装置の製造方法に関するもの
で、特に、フリップチップ接続によってプリント基板上
に実装される表面実装型の半導体素子に用いられるもの
である。
【０００２】
【従来の技術】近年、半導体装置の製造の分野において
は、集積回路（ＩＣ）の微細化や高速化にともない、ボ
ンディングパッド上に形成された半田などのバンプを介
して半導体素子を直にプリント基板上の配線と接続す
る、いわゆる、フリップチップ接続が多用されるように
なってきている。
【０００３】通常、この種の表面実装型の半導体素子
は、バンプ形成前に、ＩＣの良否判定のための性能テス
ト（ダイソートテスト）が行われて、良品のみがアセン
ブリ工程に供給されるようになっている。
【０００４】図３は、ボンディングパッドをダイソート
テスト用のテストパッドとしても用いるようにしてな
る、従来の半導体素子を示すものである。しかしなが
ら、この半導体素子の場合、半導体基板１上に形成され
たパッシベーション膜２より露出するボンディングパッ
ド３に、直接、プローブ針４をあててダイソートテスト
を行うようにしている（同図（ａ））。
【０００５】このため、プローブ針４の接触によってパ
ッド３が変形され、その後のバンプ５の形成が正常に行
えなくなるという問題があった（同図（ｂ））。この問
題を解決するものとして、バンプ形成用のボンディング
パッドとは別に、ダイソートテストのための専用のテス
トパッドを用意する方法が提案されている。
【０００６】図４は、ボンディングパッドとは別にテス
トパッドを形成するようにしてなる、半導体素子を示す
ものである。この半導体素子によれば、ダイソートテス
トの際のプローブ針４の接触によってボンディングパッ
ド３が変形されることがないため、ボンディングパッド
３上へのバンプ５の形成は正常に行える。
【０００７】しかしながら、バンプ５の形成は、テスト
パッド６上にも同様にして行われることになるため、た
とえば、アセンブリ時に他の配線とのショートの原因と
なるなど、アセンブリの歩留まりを低下させるという不
具合があった。
【０００８】
【発明が解決しようとする課題】上記したように、従来
においては、ボンディングパッドとは別にテストパッド
を用意することで、ボンディングパッド上へのバンプの
形成が正常に行えなくなるという問題は解決できるもの
の、テストパッド上にもバンプが形成されてしまう結
果、アセンブリの歩留まりを低下させるという欠点があ
った。
【０００９】そこで、この発明は、アセンブリの歩留ま
りが低下するのを抑制でき、信頼性を向上させることが
可能な半導体装置の製造方法を提供することを目的とし
ている。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置の製造方法にあっては、集
積回路が形成された半導体基板の主表面に、前記集積回
路の良否判定テストのためのテスト用パッドを、前記集
積回路用のボンディングパッドと同一層により形成する
工程と、前記集積回路の良否判定テスト後に、前記テス
ト用パッドを除去する工程とからなっている。
【００１１】また、この発明の半導体装置の製造方法に
あっては、集積回路が形成された半導体基板の主表面
に、前記集積回路の良否判定テストのためのテスト用パ
ッドを、前記集積回路用のボンディングパッドと同一層
により形成する工程と、前記テスト用パッドにプローブ
針を押しあてて、前記集積回路の良否判定テストを行う
工程と、前記良否判定テスト後に、前記テスト用パッド
を除去する工程と、前記ボンディングパッドを含んで、
前記半導体基板の主表面をパッシベーション膜により被
覆する工程と、前記パッシベーション膜に開口を形成
し、前記ボンディングパッドを露出させる工程と、露出
した、前記ボンディングパッド上にバンプを形成する工
程とからなっている。
【００１２】さらに、この発明の半導体装置の製造方法
にあっては、集積回路が形成された半導体基板の主表面
に、前記集積回路の良否判定テストのためのテスト用パ
ッドを、前記集積回路用のボンディングパッドと同一層
により形成する工程と、前記ボンディングパッドおよび
前記テスト用パッドを含んで、前記半導体基板の主表面
をパッシベーション膜により被覆する工程と、少なくと
も、前記テスト用パッド上の前記パッシベーション膜を
除去して、前記テスト用パッドを露出させる工程と、前
記テスト用パッドにプローブ針を押しあてて、前記集積
回路の良否判定テストを行う工程と、前記良否判定テス
ト後に、前記テスト用パッドを除去する工程と、前記ボ
ンディングパッド上にバンプを形成する工程とからなっ
ている。
【００１３】この発明の半導体装置の製造方法によれ
ば、テスト用パッド上にバンプが形成されるのを防止で
きるようになる。これにより、テスト用パッド上に形成
されたバンプが、アセンブリ時に他の配線とショートし
たりするのを防ぐことが可能となるものである。
【００１４】
【発明の実施の形態】以下、この発明の実施の一形態に
ついて図面を参照して説明する。図１は、本発明にかか
る、半導体装置としての表面実装型の半導体素子の製造
方法を概略的に示すものである。
【００１５】たとえば、集積回路（ＩＣ）が形成された
半導体基板１１の主表面に、該ＩＣ用のボンディングパ
ッド１２の形成と同時に、上記ＩＣの良否判定テストの
ためのテスト用パッド１３を形成する。
【００１６】テスト用パッド１３は、上記ボンディング
パッド１２と同一層により形成され、その一部が上記ボ
ンディングパッド１２に部分的に接続されている。そし
て、たとえば、次工程でパッシベーション膜を形成する
前に、上記テスト用パッド１３にプローブ針１４を押し
あてて、上記ＩＣの良否判定テストとしてのダイソート
テストが行われる（同図（ａ））。
【００１７】この段階では、通常、簡単な動作確認を行
うだけであるので、パッシベーション膜は必ずしも必要
としない。上記ダイソートテストによって良品と判定さ
れたものに対しては、たとえば、リソグラフィー技術に
よりレジスト膜１５をパターニングする（同図
（ｂ））。そして、反応性イオンエッチングなどのエッ
チング技術を用いてテスト用パッド１３だけを除去し、
ボンディングパッド１２のみを残す（同図（ｃ））。
【００１８】この後、ボンディングパッド１２を含ん
で、上記半導体基板１１上にパッシベーション膜１６を
堆積させ、さらに、ボンディングパッド１２につながる
開口１７を形成する（同図（ｄ））。
【００１９】こうして、上記ボンディングパッド１２を
露出させた後、バンプ形成工程を行って、上記ボンディ
ングパッド１２上に半田などからなるバンプ１８を形成
する（同図（ｅ））。
【００２０】このとき、プローブ針１４の接触によって
変形される可能性のあるテスト用パッド１３は既に存在
しない。このため、テスト用パッド１３上にバンプ１８
が形成されることなく、一方、ボンディングパッド１２
上には正常にバンプ１８が形成される。
【００２１】このバンプ１８の形成が正常に行われた半
導体素子は、次段のアセンブリ工程に送られて、製品化
に供される。上記したように、テスト用パッド上にバン
プが形成されるのを防止できるようにしている。
【００２２】すなわち、ＩＣのダイソートテスト後に、
プローブ針の接触によって変形される可能性のあるテス
ト用パッドを除去するようにしている。これにより、テ
スト用パッド上にはバンプが形成されないため、テスト
用パッド上に形成されたバンプが、アセンブリ時に他の
配線とショートしたりするのを防ぐことが可能となる。
したがって、アセンブリの歩留まりが低下するのを抑制
できるものである。
【００２３】しかも、テスト用パッドをボンディングパ
ッドと同一層とし、ダイソートテストを行うものである
ため、異なる材料により形成されるテスト用パッドを用
いる場合よりも構成が簡素であり、信頼性にも優れる。
【００２４】特に、テスト用パッドをパッシベーション
膜によって被覆する既存の方法の場合、変形したテスト
用パッドを完全に被覆するのが難しいため、この既存の
方法に比べ、テスト用パッド上へのバンプの形成をより
確実に防止できるものである。
【００２５】なお、上記した本発明の実施の一形態にお
いては、パッシベーション膜を形成する前にダイソート
テストを実施するようにした場合について説明したが、
これに限らず、たとえばパッシベーション膜を形成した
後にダイソートテストを実施するようにしてもよい。
【００２６】図２は、本発明の実施の他の形態にかか
る、パッシベーション膜を形成した後にダイソートテス
トを実施するようにした場合を例に示すものである。こ
の場合、たとえば、ボンディングパッド１２およびテス
ト用パッド１３を含んで半導体基板１１上に堆積され、
上記ボンディングパッド１２および上記テスト用パッド
１３にそれぞれ対応させて開口１７ａ，１７ｂの形成さ
れたパッシベーション膜１６より露出する、上記テスト
用パッド１３にプローブ針１４を押しあてて、ＩＣの良
否判定テストとしてのダイソートテストが行われる（同
図（ａ））。
【００２７】そして、上記ダイソートテストによって良
品と判定されたものに対しては、たとえば、リソグラフ
ィー技術によりレジスト膜１５をパターニングした後
（同図（ｂ））、反応性イオンエッチングなどのエッチ
ング技術を用いてテスト用パッド１３だけを除去する
（同図（ｃ））。
【００２８】こうして、残されたボンディングパッド１
２のみにバンプ形成工程を行って、上記ボンディングパ
ッド１２上にのみ半田などからなるバンプ１８を形成す
る（同図（ｄ））。
【００２９】このような方法によっても、同様に、ダイ
ソートテストの際の針あてによって変形される可能性が
あるテスト用パッド上にバンプが形成されるのを防ぐこ
とができる一方、ボンディングパッド上には正常なバン
プを形成できる。このため、アセンブリ時の導通不良や
予期せぬ配線とのショートを回避することが可能とな
り、アセンブリの留まりが低下するのを抑制できるもの
である。その他、この発明の要旨を変えない範囲におい
て、種々変形実施可能なことは勿論である。
【００３０】
【発明の効果】以上、詳述したようにこの発明によれ
ば、アセンブリの歩留まりが低下するのを抑制でき、信
頼性を向上させることが可能な半導体装置の製造方法を
提供できる。
【図面の簡単な説明】
【図１】この発明の実施の一形態にかかる、表面実装型
半導体素子の製造方法を概略的に示す要部の断面図。
【図２】この発明の実施の他の形態にかかる、表面実装
型半導体素子の製造方法を概略的に示す要部の断面図。
【図３】従来技術とその問題点を説明するために示す、
表面実装型半導体素子の製造方法の概略断面図。
【図４】同じく、従来の表面実装型半導体素子の製造方
法を示す概略断面図。
【符号の説明】
１１…半導体基板 １２…ボンディングパッド １３…テスト用パッド １４…プローブ針 １５…レジスト膜 １６…パッシベーション膜 １７，１７ａ，１７ｂ…開口 １８…バンプ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 集積回路が形成された半導体基板の主表
    面に、前記集積回路の良否判定テストのためのテスト用
    パッドを、前記集積回路用のボンディングパッドと同一
    層により形成する工程と、 前記集積回路の良否判定テスト後に、前記テスト用パッ
    ドを除去する工程とからなることを特徴とする半導体装
    置の製造方法。
  2. 【請求項２】 前記テスト用パッドを除去した後、前記
    ボンディングパッド上にバンプを形成する工程をさらに
    含むことを特徴とする請求項１に記載の半導体装置の製
    造方法。
  3. 【請求項３】 前記良否判定テストは、前記テスト用パ
    ッドにプローブ針をあてて行われるダイソートテストで
    あることを特徴とする請求項１に記載の半導体装置の製
    造方法。
  4. 【請求項４】 集積回路が形成された半導体基板の主表
    面に、前記集積回路の良否判定テストのためのテスト用
    パッドを、前記集積回路用のボンディングパッドと同一
    層により形成する工程と、 前記テスト用パッドにプローブ針を押しあてて、前記集
    積回路の良否判定テストを行う工程と、 前記良否判定テスト後に、前記テスト用パッドを除去す
    る工程と、 前記ボンディングパッドを含んで、前記半導体基板の主
    表面をパッシベーション膜により被覆する工程と、 前記パッシベーション膜に開口を形成し、前記ボンディ
    ングパッドを露出させる工程と、 露出した、前記ボンディングパッド上にバンプを形成す
    る工程とからなることを特徴とする半導体装置の製造方
    法。
  5. 【請求項５】 集積回路が形成された半導体基板の主表
    面に、前記集積回路の良否判定テストのためのテスト用
    パッドを、前記集積回路用のボンディングパッドと同一
    層により形成する工程と、 前記ボンディングパッドおよび前記テスト用パッドを含
    んで、前記半導体基板の主表面をパッシベーション膜に
    より被覆する工程と、 少なくとも、前記テスト用パッド上の前記パッシベーシ
    ョン膜を除去して、前記テスト用パッドを露出させる工
    程と、 前記テスト用パッドにプローブ針を押しあてて、前記集
    積回路の良否判定テストを行う工程と、 前記良否判定テスト後に、前記テスト用パッドを除去す
    る工程と、 前記ボンディングパッド上にバンプを形成する工程とか
    らなることを特徴とする半導体装置の製造方法。
JP8269892A 1996-10-11 1996-10-11 半導体装置の製造方法 Pending JPH10116834A (ja)

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Application Number Priority Date Filing Date Title
JP8269892A JPH10116834A (ja) 1996-10-11 1996-10-11 半導体装置の製造方法
US08/948,481 US6008061A (en) 1996-10-11 1997-10-10 Method of manufacturing semiconductor device having a test pad

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8269892A JPH10116834A (ja) 1996-10-11 1996-10-11 半導体装置の製造方法

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