KR100743231B1

KR100743231B1 - 인쇄회로기판의 제조방법

Info

Publication number: KR100743231B1
Application number: KR1020010025585A
Authority: KR
Inventors: 이성규
Original assignee: 엘지전자 주식회사
Priority date: 2001-05-10
Filing date: 2001-05-10
Publication date: 2007-07-27
Also published as: KR20020085999A

Abstract

본 발명은 인쇄회로기판의 제조방법에 관한 것이다. 본 발명에서 제조되는 인쇄회로기판(90)은 절연층(30)의 양면에 각각 제1 금속박막층(40)과 제2 금속박막층(40')을 구비하는 원단기판(20)을 캐리어(50)로 접착하여 패널화하여 형성된다. 이때 상기 제1금속박막층(40)은 상기 제2금속박막층(40')에 비해 두께가 얇게 형성된다. 그리고 상기 제2 금속박막층(40')은 별도의 도금과정없이 직접 회로패턴을 형성할 수 있는 두께이다. 먼저 상기 제1금속박막층(40)이 패널의 상하면으로 노출되게 하여 회로패턴을 형성하는데, 이때 상기 제2 금속박막층(40')과의 전기적인 접속을 위한 블라인드 비아홀(32)과 도금층(42)을 형성한다. 그리고 상기 제1금속박막층(40)측에 회로패턴이 완성되면 상기 원단기판(20)을 분리하여 다시 제2금속박막층(40')이 패널의 상하면으로 노출되게 하여 회로패턴 형성작업을 진행하게 된다. 이때에는 상기 제2 금속박막층(40')에 별도의 도금층을 형성하지 않고 바로 회로패턴을 형성하게 된다.

인쇄회로기판, 제조

Description

인쇄회로기판의 제조방법{Making method of PCB}

도 1은 본 발명에 의한 인쇄회로기판의 제조방법에서 사용되는 원단기판의 구성을 보인 단면도.

도 2는 본 발명 실시예의 제조방법중 제1 금속박막층에 회로패턴을 형성하는 것을 보인 작업순서도.

도 3은 본 발명 실시예의 제조방법중 제2 금속박막층에 회로패턴을 형성하는 것을 보인 작업순서도.

* 도면의 주요 부분에 대한 부호의 설명 *

20: 원단기판 30: 절연층

32: 블라인드 비어 홀 40: 제1 금속박막층

40': 제2 금속박막층 42: 도금층

46,46': 본딩패드 48,48': 금도금층

50,50': 캐리어 60: 이형재

70,70',70": 포토레지스트 72,72',72": 윈도우

80:포토솔더레지스트 90: 인쇄회로기판

본 발명은 인쇄회로기판에 관한 것으로, 보다 상세하게는 회로패턴을 보다 미세하게 형성할 수 있는 인쇄회로기판의 제조방법에 관한 것이다.

일반적으로 인쇄회로기판을 형성함에 있어서는 절연층의 양면에 동일한 두께의 금속박막층이 구비된 원단기판을 사용한다. 즉 상기 금속박막층에 각각 회로패턴을 형성하여 인쇄회로기판을 형성한다. 그리고 상기 양면의 금속박막층을 서로 연결하기 위해서는 상기 절연층을 관통하도록 홀을 천공하고, 상기 홀 내부를 포함하는 금속박막층에 도금층을 형성하게 된다.

이때 상기 양면의 금속박막층은 서로 동일한 두께를 가지고, 회로패턴을 형성하는 과정에서 별도의 도금층을 입혀서 회로패턴을 형성하게 된다.

하지만, 상기 금속박막층에 다시 도금층을 형성하는 과정에서는 도금층의 위치에 따라 두께 편차가 많이 발생하여 도금층과 금속박막층을 합친 두께가 전체적으로 균일하게 되지 않는다.

이와 같이 회로패턴을 형성하기 위한 금속층의 두께가 균일하지 않게 되면 회로패턴을 형성하기 위한 에칭공정을 상대적으로 두께가 얇은 금속층의 부분을 중심으로 형성하여야 하는데, 이와 같이 되면 형성되는 회로패턴을 미세화하기 어려운 문제점이 있다.

특히 블라인드 비어 홀(Blind Via Hole)의 도금시에도 홀이 개구되는 면과 반대면의 도금두께 차이가 있어 회로패턴의 두께 차이를 극복하기 위해서 공정제어가 매우 복잡하게 되는 문제점이 발생한다.

따라서 본 발명의 목적은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 인쇄회로기판에 미세한 회로패턴을 형성하도록 하는 것이다.

본 발명의 다른 목적은 인쇄회로기판의 상하면의 회로두께를 균일하게 형성하도록 하는 것이다.

상기한 바와 같은 목적을 달성하기 위한 본 발명이 특징에 따르면, 본 발명은 절연층의 일면에 소정 두께의 제1금속박막층을 구비하고 회로패턴의 형성에 필요한 두께인 제2 금속박막층을 타면에 구비하는 원단기판을 상기 제2 금속박막층의 사이에 캐리어를 형성하여 서로 접착하는 제1 패널공정과, 상기 캐리어를 사이에 두고 접착된 원단기판의 제1금속박막층에 상기 제2금속박막층과 전기적으로 연결되는 회로패턴을 형성하는 제1 회로패턴공정과, 상기 제1회로패턴이 형성된 각각의 원단기판을 분리하고 상기 제2 금속박막층이 상하면으로 노출되게 상기 원단기판을 상기 제1회로패턴의 사이에 캐리어를 형성하여 서로 접착하는 제2 패널공정과, 상기 제2 금속박막층에 회로패턴을 형성하는 제2 회로패턴공정과, 상기 제2 회로패턴이 형성되어 완성된 인쇄회로기판을 분리하는 분리공정을 포함하여 구성된다.

상기 제1 회로패턴공정은, 상기 제1금속박막층과 절연층을 관통하여 상기 제2금속박막층과 전기적으로 연결되는 블라인드 비어 홀을 형성하는 단계와, 상기 블라인드 비어 홀을 포함하는 제1금속박막층 상에 도금층을 형성하는 도금단계와, 상기 제1금속박막층과 도금층에 회로패턴을 형성하는 패턴형성단계를 포함하여 구성된다.

상기 제2 회로패턴공정은 상기 제2금속박막층 상에 포토레지스트를 도포하여, 현상, 노광 및 에칭을 통해 상기 제2금속박막층만을 이용하여 회로패턴을 형성한다.

상기 회로패턴의 형성 후에는 각각 회로패턴의 보호를 위해 포토솔더레지스트를 형성하고, 와이어 본딩과 솔더볼 본딩에 필요한 본딩패드를 형성하며, 상기 본딩패드 상에는 본딩력의 향상을 위해 금도금층을 형성한다.

상기 제1 패널공정과 제2 패널공정에서는 상기 캐리어와 원단기판의 사이에 이형재를 개재시켜 회로패턴의 완성 후 분리공정이 용이하게 되도록 한다.

본 발명의 다른 특징에 따르면, 본 발명은 절연층의 일면에는 회로패턴의 형성에 필요한 두께를 가지는 제2 금속박막층을 구비하고, 타면에는 상기 제2 금속박막층보다 얇은 두께를 가지는 제1 금속박막층을 구비하는 원단기판을 캐리어로 접착하여 패널화하고, 상기 제1 금속박막층에 회로패턴을 형성하면서 상기 제2 금속박막층에 형성되는 회로패턴과의 전기적 연결을 위한 블라인드 비아홀 및 도금층 형성공정을 수행하고, 상기 제2 금속박막층에는 제2 금속박막층만을 사용하여 회로패턴을 형성한다.

이와 같은 구성을 가지는 본 발명에 의하면 제2 금속박막층에는 별도의 도금공정을 수행하지 않고 직접 회로패턴을 형성하므로 상대적으로 미세한 회로패턴을 형성할 수 있게 되는 이점이 있다.

이하 상기한 바와 같은 본 발명에 의한 인쇄회로기판의 제조방법의 바람직한 실시예를 첨부된 도면을 참고하여 상세하게 설명하기로 한다.

도 1에는 본 발명의 제조방법에서 사용되는 원단기판(20)이 도시되어 있다. 상기 원단기판(20)은 절연층(30)을 사이에 두고 서로 두께가 다른 제1 및 제2 금속박막층(40,40')이 구비된다. 즉 상기 절연층(30)의 상면과 하면에 각각 제1 및 제2 금속박막층(40,40')이 형성된다. 여기서 상기 제1 금속박막층(40)은 제2 금속박막층(40')에 비해 대략 2배의 두께를 가지도록 한다. 물론 반드시 2배의 두께를 가져야 하는 것은 아니며, 공정조건에 따라 두께를 달리한다. 이와 같은 금속박막층(40,40')은 이후에 회로패턴을 형성하게 된다.

이제 상기와 같은 구성의 원단기판을 사용하여 인쇄회로기판을 제조하는 것을 설명하기로 한다.

먼저 도 2a에는 상기 원단기판(20)을 두장 겹쳐서 부착시킨 것이 도시되어 있다. 즉, 상기 제2금속박막층(40')이 서로 마주보도록 캐리어(50)로 원단기판(20)을 접착시켜 패널화 한다. 이때 상기 캐리어(50)는 예를 들어 상기 원단기판(20)이 플랙시블한 경우에 원단기판(20)을 지지하여 회로패턴을 형성하는 과정이 용이하게 이루어지도록 한다. 이와 같은 캐리어(50)로는 프리프레그가 사용될 수 있다. 이와 같은 과정을 패널공정이라고 부르기로 한다.

여기서 상기 원단기판(20)의 제2 금속박막층(40')과 캐리어(50)의 사이에는 이형재(60)가 설치된다. 이는 상기 제1금속박막층(40)에의 회로패턴 형성공정을 마친 후, 상기 캐리어(50)와 제2금속박막층(40')을 용이하게 분리할 수 있도록 하기 위함이다. 이때 상기 이형재(60)는 상기 제2금속박막층(40') 전체에 대응되는 위치에 설치되는 것은 아니며, 가장자리를 둘러서는 캐리어(50)가 직접 제2 금속박막층(40')과 접촉되도록 한다.

다음으로 상기 캐리어(50)를 사이에 두고 원단기판(20)이 겹쳐진 패널의 가장자리에 가이드공(52)을 천공한다. 상기 가이드공(52)은 노광, 그리고 다음번의 패널공정 및 도금공정에서의 기준점 역할을 한다. 이와 같은 상태가 도 2b에 도시되어 있다.

그리고 상기 패널 상하면에 있는 원단기판(20)의 제1금속박막층(40)에 블라인드 비어 홀을 형성하기 위한 공정을 진행한다. 먼저 포토레지스트(70)를 상기 제1금속박막층(40)에 도포한다. 이와 같은 포토레지스트(70)는 이후의 노광, 현상 및 에칭공정을 위해 도포되는 것으로 회로패턴의 설계에 따라 소정의 위치에 윈도우(72)를 구비한다. 이와 같은 포토레지스트(70)는 상기 패널의 양면에 도포된다. 이와 같은 상태가 도 2c에 도시되어 있다.

상기 포토레지스트(70)가 도포되어 있는 패널의 상하면에 각각 노광을 하고 현상을 한 후, 에칭공정을 진행한다. 즉 상기 윈도우(72) 부분에 노출되어 있는 제1금속박막층(40)을 제거하는 것이다. 이와 같이 윈도우(72) 부분의 제1금속박막층(40)이 제거된 상태가 도 2d에 도시되어 있다. 물론 상기 제1금속박막층(40)을 제거하는 방법은 반드시 에칭공정을 사용하여야 하는 것은 아니며, 경우에 따라서는 레이저 등 다른 방법을 이용할 수도 있다.

다음으로는 상기 제1금속박막층(40)이 제거된 부분에 블라인드 비어 홀(32)을 형성하는 공정을 진행한다. 상기 블라인드 비어 홀(32)은 상기 패널의 양면 모두에 각각 형성된다. 이와 같이 블라인드 비어 홀(32)을 천공한 후에는 패널의 양면에 남아 있는 포토레지스트(70)를 제거하게 된다. 도 2e에는 블라인드 비어 홀(32)이 천공되고 포토레지스트(70)가 제거된 상태의 패널이 도시되어 있다. 이때의 블라인드 비어 홀(32)은 상기 제2금속박막층(40')의 하면이 노출되도록 천공하여야 한다.

상기 포토레지스트(70)를 제거한 후에는 노출되어 있는 상기 제1금속박막층(40)과 블라인드 비어 홀(32)의 내부에 도금층(42)을 형성한다. 이때 형성되는 도금층(42)의 두께는 상기 제1금속박막층(40)과 합쳐져 제2 금속박막층(40')의 두께와 대략 같아지게 형성된다. 그리고 상기 도금층(42)은 상기 제2금속박막층(40')과 상기 블라인드 비아홀(32)을 통해 전기적으로 연결된다. 이와 같은 상태가 도 2f에 도시되어 있다.

그리고는 상기 도금층(42)과 제1금속박막층(40)에 회로패턴을 형성하기 위한 공정이 진행된다. 먼저 상기 도금층(42) 상에 포토레지스트(70')를 도포한다. 물론 회로패턴의 설계에 따라서 적절한 위치에 윈도우(72')가 형성된다. 이와 같은 포토레지스트(70')는 이후의 노광, 현상 및 에칭 등의 공정을 위한 것이다. 도 2g에 포토레지스트(70')가 도금층(42) 상에 입혀져 있는 것이 도시되어 있다.

다음으로는 상기 패널의 양면에 노광, 현상 및 에칭공정을 진행한다. 이와 같은 공정을 통해 상기 윈도우(72')에 해당되는 부분의 도금층(42)과 제1금속박막층(40)이 제거되고, 상기 포토레지스트(70')가 제거되면, 원하는 회로패턴이 형성된다.

상기와 같이 회로패턴이 완성된 후에는 이들 사이의 절연특성을 향상시키기고 회로의 손상(인접 회로패턴과의 도통 등)을 막기 위해 포토솔더레지스트(Photo Solder Resist)(80)를 도 2i에서와 같이 패널 양면의 회로패턴을 덮도록 도포한다. 그리고 현상과 큐어링(curing)공정을 통해, 예를 들어 와이어 본딩이나 솔더볼 본딩을 위한 본딩패드(46)를 형성한다.(도 2j 참고)

그리고는 상기 본딩패드(46)에 금도금공정을 수행한다. 이는 칩을 실장하여 패키징하는 공정에서 와이어나 솔더볼의 본딩력을 강화하기 위한 공정이다. 이와 같이 본딩패드(46)에 금도금층(48)이 형성된 상태가 도 2k에 도시되어 있다.

상기와 같이 하여 상기 원단기판(20)의 일면, 즉 제1금속박막층(40) 상에 회로패턴을 완성하고 나면, 상기 제2금속박막층(40')의 부분에 회로패턴을 형성하기 위한 공정이 진행된다.

먼저, 캐리어(50) 부분을 가로로 절단하여 상기 원단기판(20)을 분리한다. 이때, 상기 이형재(60)의 존재에 의해 상기 제2금속박막층(40)과 캐리어(50)사이가 보다 용이하게 분리된다.

도 3a에 도시된 바와 같이 상기 캐리어(50)를 절단하여 양측의 원단기판(20)을 분리한 후, 회로패턴이 형성된 원단기판(20)의 면(금도금층(48)이 형성된 면)을 서로 마주보게 다시 캐리어(50')를 사용하여 접착한다. 이와 같이 하면 상기 제2금속박막층(40')이 상하면으로 노출되도록 패널이 형성된다. 이때 이미 형성된 회로패턴과 상기 캐리어(50')의 사이에는 역시 이형재(60')가 위치된다.(도 3b 참고)

다음으로 상기 제2금속박막층(40') 상에 회로패턴의 형성을 위한 포토레지스트(70")를 도포한다. 이때 회로패턴의 설계에 따라 필요한 위치에 윈도우(72")를 형성한다. 이와 같은 상태가 도 3c에 도시되어 있다.

그리고는 상기 포토레지스트(70")가 도포되어 있는 패널의 양면에 노광, 현상 및 에칭공정을 수행한다. 이와 같이 하여 상기 윈도우(72")부분을 제거하면 도 3d에 도시된 바와 같이 된다. 에칭공정을 마친 후에는 상기 포토레지스트(70")를 제거한다. 이와 같이 되면 상기 제2금속박막층(40')에 회로패턴의 형성이 완성된다.(도 3e 참조)

다음으로는 회로패턴의 절연을 위해 포토솔더레지스트(80')를, 도 3f에 도시된 바와 같이, 도포하게 된다. 그리고 현상과 큐어링(curing)공정을 통해, 예를 들어 와이어 본딩이나 솔더볼의 본딩을 위한 본딩패드(46')를 형성한다.(도 3g 참고)

그리고는 상기 본딩패드(46')에 금도금공정을 수행한다. 이는 칩을 실장하여 패키징하는 공정에서 와이어 및 솔더볼의 본딩력을 강화하기 위한 공정이다. 이와 같이 본딩패드(46')에 금도금층(48')이 형성된 상태가 도 3h에 도시되어 있다.

마지막으로 상기 캐리어(50')를 가로로 절단하고 제거하여 분리하면 각각의 원단기판(20)이 인쇄회로기판(90)으로 완성된다. 이와 같은 상태가 도 3i에 도시되어 있다.

한편, 본 발명의 공정에서 상기 제2금속박막층(40')에 회로패턴을 형성함에 있어서는 별도의 도금공정을 수행하지 않고, 원래의 두께의 제2금속박막층(40')을 에칭공정을 통해 회로패턴으로 형성하였다.

이와 같은 공정이 가능하게 되는 것은 상기 제1 금속박막층(40)과 제2 금속박막층(40')의 전기적 연결이 이미 상기 제1금속박막층(40)에 회로패턴을 형성하는 과정에서 상기 블라인드 비아홀(32)을 통해 이루어 졌기 때문이다. 따라서 상기 제2 금속박막층(40')에 회로패턴을 형성하는 과정에서는 별도로 인쇄회로기판(90)의 상면과 하면 사이의 회로패턴 사이를 전기적으로 연결하기 위한 도금공정이 필요없게 된다.

위에서 상세히 설명한 바와 같은 본 발명에 의한 인쇄회로기판의 제조방법에서는 인쇄회로기판의 일면에 형성되는 회로패턴을 위한 금속박막층이 미리 필요한 두께만큼 형성된 것을 사용하므로 회로패턴을 형성하는 과정에서 금속도금을 수행하는 것에 비해 위치에 따른 두께 편차를 줄일 수 있어 상대적으로 미세한 회로패턴을 형성할 수 있게 되는 이점이 있다.

즉, 절연층을 중심으로 상하면의 금속박막을 전기적으로 연결하기 위한 도금층의 형성시, 상하면의 금속박막을 도금두께를 고려하여 다른 두께를 가지도록 하여 도금층 형성시 필요한 회로패턴의 두께를 정확하게 형성하는 것이 가능하여 미세회로패턴 형성에 유리하다.

Claims

절연층의 일면에 소정 두께의 제1금속박막층을 구비하고 회로패턴의 형성에 필요한 두께인 제2 금속박막층을 타면에 구비하는 원단기판을 상기 제2 금속박막층의 사이에 캐리어를 형성하여 서로 접착하는 제1 패널공정과,

상기 캐리어를 사이에 두고 접착된 원단기판의 제1금속박막층에 상기 제2금속박막층과 전기적으로 연결되는 회로패턴을 형성하는 제1 회로패턴공정과,

상기 제1회로패턴이 형성된 각각의 원단기판을 분리하고 상기 제2 금속박막층이 상하면으로 노출되게 상기 원단기판을 상기 제1회로패턴의 사이에 캐리어를 형성하여 서로 접착하는 제2 패널공정과,

상기 제2 금속박막층에 회로패턴을 형성하는 제2 회로패턴공정과,

상기 제2 회로패턴이 형성되어 완성된 인쇄회로기판을 분리하는 분리공정을 포함하여 구성됨을 특징으로 하는 인쇄회로기판의 제조방법.
청구항 2은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서, 상기 제1 회로패턴공정은,

상기 제1금속박막층과 절연층을 관통하여 상기 제2금속박막층과 전기적으로 연결되는 블라인드 비어 홀을 형성하는 단계와,

상기 블라인드 비어 홀을 포함하는 제1금속박막층 상에 도금층을 형성하는 도금단계와,

상기 제1금속박막층과 도금층에 회로패턴을 형성하는 패턴형성단계를 포함하 여 구성됨을 특징으로 하는 인쇄회로기판의 제조방법.
청구항 3은(는) 설정등록료 납부시 포기되었습니다.

제 2 항에 있어서, 상기 제2 회로패턴공정은,

상기 제2금속박막층 상에 포토레지스트를 도포하여, 현상, 노광 및 에칭을 통해 상기 제2금속박막층만을 이용하여 회로패턴을 형성함을 특징으로 하는 인쇄회로기판의 제조방법.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.

제 2 항 또는 제 3 항에 있어서, 상기 회로패턴의 형성 후에는 각각 회로패턴의 보호를 위해 절연층을 형성하고, 와이어 본딩과 솔더볼 본딩에 필요한 본딩패드를 형성하며, 상기 본딩패드 상에는 본딩력의 향상을 위해 금도금층을 형성함을 특징으로 하는 인쇄회로기판의 제조방법.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서, 상기 제1 패널공정과 제2 패널공정에서는 상기 캐리어와 원단기판의 사이에 이형재를 개재시켜 회로패턴의 완성 후 분리공정이 용이하게 되도록 함을 특징으로 하는 인쇄회로기판의 제조방법.
절연층의 일면에는 회로패턴의 형성에 필요한 두께를 가지는 제2 금속박막층을 구비하고, 타면에는 상기 제2 금속박막층보다 얇은 두께를 가지는 제1 금속박막층을 구비하는 원단기판을 캐리어로 접착하여 패널화하고, 상기 제1 금속박막층에 회로패턴을 형성하면서 상기 제2 금속박막층에 형성되는 회로패턴과의 전기적 연결을 위한 블라인드 비아홀 및 도금층 형성공정을 수행하고, 상기 제2 금속박막층에는 제2 금속박막층만을 사용하여 회로패턴을 형성함을 특징으로 하는 인쇄회로기판의 제조방법.