KR100957787B1

KR100957787B1 - 다층 기판 제조 방법 및 다층 기판

Info

Publication number: KR100957787B1
Application number: KR1020080027073A
Authority: KR
Inventors: 김기환; 홍종국; 안진용
Original assignee: 삼성전기주식회사
Priority date: 2008-03-24
Filing date: 2008-03-24
Publication date: 2010-05-12
Also published as: US20090236125A1; JP2009231792A; US8051559B2; KR20090101746A; JP4802338B2

Abstract

다층 기판 제조 방법이 개시된다. 지지체에 이형 가능한 분리층을 형성하는 단계; 상기 분리층에 제1 솔더레지스트층을 형성하는 단계; 상기 제1 솔더레지스트층에 금속박을 적층하는 단계; 상기 금속박에 회로패턴을 형성하는 단계; 상기 회로패턴 상에 상기 제1 솔더레지스트층을 커버하도록 절연부를 형성하는 단계; 상기 절연부에 제2 솔더레지스트층을 형성하는 단계; 및 상기 분리층과 상기 지지체를 이격시킴으로써 회로적층유닛- 상기 회로적층유닛은 상기 제1 솔더레지스트층, 상기 금속박, 상기 회로패턴, 절연부 및 상기 제2 솔더레지스트층을 포함함- 을 지지체로부터 분리하는 단계를 포함하는 다층 기판 제조 방법은, 단순한 공정을 통하여, 비용 및 제조 시간을 저감할 수 있다.

솔더레지스트층, 기판, 도금

Description

다층 기판 제조 방법 및 다층 기판 {Method for manufacturing multi-layer board and multi-layer board}

본 발명은 다층 기판 제조 방법 및 다층기판에 관한 것이다.

최근 전자제품의 소형화 경향에 따라, 전자제품에 포함되는 부품들의 크기도 작아지고 있다. 이에 따라 전자제품 소자 칩(chip)을 실장하는 패키지의 크기 또한 작아지게 되며, 이는 패키지에 포함되는 기판이 얇아질 것을 요구한다. 한편, 회로의 물리적 거리에 따른 루프 인덕턴스(loop inductance)를 최소화하기 위해서도 기판의 얇은 두께는 중요한 요소가 된다. 특히, 소형화가 필수적인 반도체 분야에 있어서 얇고 미세한 반도체 장치용 다층 회로 기판에 대한 개발 요구는 더욱 증가하고 있다.

그러나, 현재 개발되고 있는 얇은 다층 회로 기판은 제조 공정이 복잡하며, 생산 비용이 많이 들뿐 아니라, 제품의 신뢰성 또한 저하되어 있는 상태이다.

본 발명은 단순한 공정으로, 제품의 신뢰성이 향상될 수 있는 다층 기판 제조 방법 및 이 방법에 의하여 제조된 다층기판을 제공하는 것이다.

본 발명의 일 측면에 따르면, 지지체에 이형 가능한 분리층을 형성하는 단계; 상기 분리층에 제1 솔더레지스트층을 형성하는 단계; 상기 제1 솔더레지스트층에 금속박을 적층하는 단계; 상기 금속박에 회로패턴을 형성하는 단계; 상기 회로패턴 상에 상기 제1 솔더레지스트층을 커버하도록 절연부를 형성하는 단계; 상기 절연부에 제2 솔더레지스트층을 형성하는 단계; 및 상기 분리층과 상기 지지체를 이격시킴으로써 회로적층유닛- 상기 회로적층유닛은 상기 제1 솔더레지스트층, 상기 금속박, 상기 회로패턴, 절연부 및 상기 제2 솔더레지스트층을 포함함- 을 지지체로부터 분리하는 단계를 포함하는 다층 기판 제조 방법이 제공된다.

이때, 상기 금속박에 회로패턴을 형성하는 단계는 상기 금속박에 상기 회로패턴에 상응하는 도금레지스트를 형성하는 단계; 상기 도금레지스트가 형성된 상기 금속박에 도금층을 형성하는 단계; 상기 도금레지스트를 제거하는 단계; 및 플래시 에칭(flash etching)하여 상기 금속박을 제거하는 단계를 포함할 수 있으며, 상기 절연부를 형성하는 단계와 상기 제2 솔더레지스트층을 형성하는 단계 사이에, 상기 절연부를 관통하는 비아홀(via hole)을 형성하는 단계를 더 포함할 수 있다. 또한, 상기 지지체에 상기 분리층을 형성하는 단계는 상기 지지체의 일면에 실리콘을 코 팅하여 수행될 수 있으며, 상기 지지체는 동박적층판(CCL, copper clad laminate)일 수 있고,상기 제1 솔더레지스트층의 일면에 조도(roughness)가 형성되어 있으며, 상기 금속박은 상기 일면에 대향하여 적층될 수 있다.

이때, 상기 지지체에 분리층을 형성하는 단계는 상기 분리층이, 상기 지지체의 일면 및 타면 모두에 대칭적으로 형성되도록 수행될 수 있으며, 상기 절연부는 한 개 이상의 단위절연층을 포함할 수 있다.

본 발명의 다른 측면에 따르면, 제1 솔더레지스트층; 제1 솔더레지스트층 상에 형성되는 회로패턴; 상기 회로패턴 상에 형성되며, 상기 제1 솔더레지스트층을 커버하도록 형성되는 절연부; 및 상기 절연부 상에 형성되는 제2 솔더레지스트층을 포함하되, 상기 회로패턴은 금속박을 적층하여 형성된 제1 층 및 상기 금속박에 도금하여 형성된 제2 층을 포함하는 것을 특징으로 하는 다층 기판이 개시된다.

이 때, 상기 절연부는 한 개 이상의 단위 절연층으로 형성될 수 있으며, 상기 절연부를 관통하여 형성되는 비아홀을 더 포함할 수 있다.

본 발명의 실시예에 따르면, 단순한 공정을 통하여, 비용 및 제조 시간이 저감된 코어리스(coreless) 다층 기판의 제조 방법 및 이러한 방법에 의해 제조된 다층 기판을 제공할 수 있다.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련되는 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재되는 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 다층 기판 제조 방법을 나타낸 순서도이고, 도 2 내지 도 12는 본 발명의 일 실시예에 따른 다층 기판 제조 방법의 각 공정을 나타낸 단면도이다.

도 2 내지 도 12를 참조하면, 지지체(210), 분리층(220), 제1 솔더레지스트층(230), 금속박(240), 도금레지스트(250), 도금층(260), 회로패턴(261), 비아홀(via hole, 280), 제2 솔더레지스트층(290), 절연부(270) 및 회로적층유닛(300)이 도시되어 있다.

본 실시예에 따르면, 지지체(210)의 양면에 분리층(220)을 대칭적으로 형성하며, 그 이후 다층 기판을 제조하는 모든 단계가 지지체(210)를 중심으로 하여, 지지체(210)의 양면에 대칭적으로 수행될 수 있다. 또한, 지지체(210)의 일면에 분리층(220)을 형성하고, 그 이후 금속박(240) 및 회로패턴(261)의 형성 등과 같은 다층 기판을 제조 하는 단계가 지지체(210)의 일면에서만 수행될 수 있음은 당업자에게 자명하다. 그러나, 도 2 내지 도 12에서는 지지체(210)를 중심으로 하여, 지지체(210)의 양면에 대칭적으로 다층 기판 제조 공정이 수행되는 실시예를 중심으로 설명하도록 한다. 따라서, 별다른 설명이 없어도, 본 명세서 상에서 설명되는 다층기판 제조 방법은 모두 지지체(210)를 중심으로 하여, 지지체(210)의 양면에서 대칭적으로 수행되는 것임을 명확히 해둔다.

본 실시예에 따른 다층 기판 제조 방법을 살펴 보면, 먼저 도 2와 같이, 지 지체(210)의 양면에 분리층(220)을 형성한다(S110). 지지체(210)는 다층 기판이 형성되는 기반이 되며, 각 공정장비들간의 이송과정에서 기판을 형성하기 위한 중간생성물을 지지하는 역할을 수행한다. 이송과정이 지지체(210)를 사용하여 이루어지므로, 지지체(210)는 캐리어(carrier)로 호칭되기도 한다. 본 실시예에서 지지체(210)는 동박적층판(CCL, Copper Clad Laminate)일 수 있다. 그러나, 동박적층판 이외에도 본 발명의 목적 범위를 벗어나지 않는 범위 내에서, 지지체(210)는 다양한 물질로 형성될 수 있음은 자명하다.

도 2에서와 같이, 지지체(210)의 일면 및 타면 모두에 각각 대칭적으로 분리층(220)이 형성될 수 있다. 분리층(220)은 이형력을 부여할 수 있는 물질로 형성되며, 본 실시예에서 분리층(220)은 실리콘 액을 코팅하여 형성될 수 있다. 분리층(220)은 전술한 바와 같이 이형력을 부여할 수 있는 물질로 형성되므로, 후에 회로유닛(300)과 지지체(210)를 용이하게 분리할 수 있도록 도와준다. 이와 같은 실리콘 액을 코팅하는 방법 이외에도, 분리층(220)은 이형력을 갖고 있는 테이프(tape) 형태를 부착하거나, 이형지 및 동박 등을 이용하여 형성될 수 있다. 따라서, 이형력을 부여할 수 있는 물질이라면, 그 종류에 무관하게 분리층(220)을 형성하는 데에 사용될 수 있다.

다음으로, 도 3과 같이 분리층(220)을 커버하도록, 분리층(220)에 제1 솔더레지스트층(230)을 형성한다(S120). 제1 솔더레지스트층(230)은 본 실시예에 따르면, 다층 기판의 제조가 모두 완성된 상태에서, 후술될 제2 솔더레지스트층(290)과 함께 최외각층이 되는 절연층을 말하며, 이하 본 명세서에서 제1 솔더레지스트층(230) 및 제2 솔더레지스트층(290)은 상기와 같은 의미로 사용됨을 명확히 한다.

본 실시예에 따르면, 제1 솔더레지스트층(230)은 필름(film) 타입의 솔더레지스트(SR, Solder Resist), 리퀴드(Liquid) 타입의 솔더레지스트 또는 드라이필름 솔더레지스트(DFSR. Dry Film Solder Resist)일 수 있다. 제1 솔더레지스트층(230)은 폴리이미드(Polyimide), FR4, ABF, BT(Bismaleimide-Triazine), 테프론(PTFE) 및 액정 고분자(LCP, Liquid Crystal Polymers) 등 어느 형태의 절연재로도 형성될 수 있다.

이와 같이 제1 솔더레지스트층(230)이 형성된 후에, 제1 솔더레지스트층(230)에 도 4와 같이 금속박(240)을 적층한다(S130). 본 실시예에 따르면, 금속박(240)은 얇은 동박일 수 있다. 이때, 제1 솔더레지스트층(230)의 조도(roughness)가 형성된 면에 대향하여 금속박이(240)이 적층될 수 있는데, 이는 제1 솔더레지스트층(230)과 금속박(240) 간의 밀착력을 확보하기 위함이다.

다음으로, 금속박(240)에 회로패턴을 형성한다(S140). 본 실시예에 따르면, 금속박(240)에 회로패턴을 형성하는 단계(S140)는 크게 네 단계를 포함할 수 있다. 우선, 도 5와 같이, 금속박(240)에 회로패턴에 상응하는 도금레지스트(250)를 형성한다(S141). 즉, 회로패턴이 형성될 부분을 제외한 부분에 도금레지스트(250)를 형성한다. 이와 같이, 회로패턴이 형성될 부분을 제외한 영역에 형성되어 있는 도금레지스트(250)는 회로패턴이 형성될 영역에 도금층(260)이 형성될 수 있도록 한다.

그리고 나서, 도 6과 같이, 도금레지스트(250)가 형성되어 있는 금속박(240)에 도금층(260)을 형성한다(S142). 본 실시예에 따르면, 금속박(240)을 전극으로 전해 도금하여 도금층(260)을 형성할 수 있다. 전술한 바와 같이, 도금층(260)은 도금레지스트(260)가 형성된 부분을 제외한 부분에 형성되어, 후에 회로패턴(261)을 형성하게 된다.

다음으로, 도 7과 같이 도금레지스트(250)가 제거된다(S143). 도금레지스트(250)가 제거되면, 도금층(260)에 의하여 형성된 회로패턴(261)이 노출된다. 이때, 도금레지스트(250)의 제거에 의하여 회로패턴(261)뿐 아니라, 금속박(240)도 함께 외부로 노출된다. 이에, 도 8에서와 같이, 플래시 에칭(flash etching)하여 노출된 금속박(240)을 제거하게 된다(S144). 플래시 에칭(flash etching)은 에칭 공정 중 하나로, 당업자에게 있어 자명한 기술 사항에 해당하므로 이에 대한 설명은 생략하도록 한다.

다음으로, 도 9에서 보듯, 회로패턴(261)상에 제1 솔더레지스트층(230)을 커버하도록, 절연부(270)를 형성 할 수 있다(S150). 이 때, 절연성을 갖고 있는 물질이라면 제한 없이 절연부(270)을 구성할 수 있다. 이렇게 절연부(270)가 형성된 후에, 도 10에 도시된 바와 같이, 절연부(270)을 관통하는 비아홀(via hole, 280)을 형성할 수 있다(S160). 비아홀(280)은 층간 연결을 위한 것으로서, 비아홀(280)을 형성하기 위한 공정은 당업자에게 자명하므로 이에 대한 설명은 생략한다. 실시예에 따르면, 전술한 바 있는 절연부(270)는 한 개 이상의 단위절연층(271 ~ 275)을 포함할 수 있으며, 각각의 단위절연층(271 ~ 275) 상에 회로패턴 또는 각각의 단위 절연층(271 ~ 275)을 관통하는 비아홀이 형성될 수 있다.

이와 같이 절연부(270)가 형성된 뒤에, 도 11과 같이 절연부(270) 상에 최외각층인 제2 솔더레지스트층(290)을 형성하게 된다(S170). 본 실시예에 따르면, 제1 솔더레지스트층(230)과 제2 솔더레지스트층(290)은 동일한 재질로 이루어 질 수 있다. 이와 같이 동일한 재질의 제1 솔더레지스트층(230)과 제2 솔더레지스트층(290)을 형성함으로써, 본 실시예에 따른 다층기판은 대칭성을 획득하게 되며, 이를 통하여 기판의 휨(warpage) 감소 및 기판의 실장 신뢰성을 획득할 수 있게 된다.

이때, 제1 솔더레지스트층(230), 금속박(240), 회로패턴(261), 비아홀(280), 제2 솔더레지스트층(290) 및 절연부(270)를 통틀어 회로적층유닛(300)이라 명한다. 이하, 회로적층유닛(300)은 상기와 같은 의미로 사용됨을 명확히 한다.

이와 같이, 제2 솔더레지스트층(290)이 형성된 이후에, 분리층(220)과 지지체(210)를 이격시킴으로써 회로적층유닛(300)을 지지체로부터 분리한다(S180). 전술한 바와 같이, 분리층(220)은 이형력을 갖고 있는 물질로 형성되므로, 지지체(210)로부터 회로적층유닛(300)을 쉽게 분리 시킬 수 있다. 도 12를 참조하여 살펴보면, 본 실시예에 따른 다층기판 제조 방법은 지지체(210)를 중심으로 모든 단계가 양면에 대칭적으로 진행되었으므로, 분리단계를 지난 후 두 개의 다층기판 얻을 수 있게 된다. 만약, 지지체(210)의 일면에만 분리층(220), 금속박(240) 형성 등과 같은 다층기판 제조 공정이 이루어진 경우에는 하나의 다층기판을 얻을 수 있으며, 이는 당업자에게 자명하다.

이하, 도 13을 참조하여, 본 실시예에 따른 다층기판의 구조에 대하여 살펴보도록 한다. 도 13은 본 실시예에 따른 다층기판의 단면도이다. 도 13의 다층기판은 제1 솔더레지스트층(330), 회로패턴(360), 제1 층(361), 제2 층(362), 제2 솔더레지스트층(390), 절연부(370), 단위절연층(371~375) 및 비아홀(380)을 포함할 수 있다.

도 13에 도시된 본 실시예에 따른 다층 기판은 도 1 내지 도 12를 참조하여 설명한 바 있는 다층기판 제조 방법에 의하여 제조된 다층 기판이므로, 중복되는 부분은 생략하고 간단히 살펴보도록 한다.

본 실시예에 따른 다층기판에 의하면, 제1 솔더레지스트층(330) 및 제2 솔더레지스트층(390)은 동일한 재질로 이루어 질 수 있다. 이렇게 대칭적으로 형성된 제1 솔더레지스트층(330) 및 제2 솔더레지스트층(390)에 의하여 다층기판의 대칭성이 확보될 수 있어, 기판의 휨이 방지되며 제품의 실장 신뢰성 또한 향상될 수 있음은 전술한 바 있다.

본 실시예에 따르면, 제1 솔더레지스트층(330) 상에 형성되는 회로패턴(360)은 금속박을 적층하여 형성된 제1 층(361) 및 금속박에 도금하여 형성된 제2 층(362)을 포함한다. 이때, 제1 층(361)은 금속박을 적층하여 형성되며, 이때 금속박은 얇은 동박층일 수 있으며, 이러한 제1 솔더레지스트층(330) 상에 형성되는 회로패턴(360)에 포함되는 두 개의 층(361, 362)은 다층기판의 단면을 살펴보면 쉽게 확인 가능하다. 이는, 본 실시예에 따른 다층기판 제조방법에 의해 형성된 다층기판만의 독특한 특성이다. 즉, 다층기판 단면에서 제1 솔더레지스트층(330)과 제1 층(361) 및 제2층(362) 간의 경계를 통하여 본 실시예에 따른 다층기판인지 여부를 판단할 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재되는 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 다층 기판 제조 방법을 나타낸 순서도.

도 2 내지 도 12는 본 발명의 일 실시예에 따른 다층 기판 제조 방법의 각 공정을 나타낸 단면도.

도 13은 본 실시예에 따른 다층기판의 단면도.

<도면의 주요부분에 대한 부호의 설명>

210: 지지체

220: 분리층

230: 제1 솔더레지스트층

240: 금속박

250: 도금레지스트

261: 회로패턴

280: 비아홀(via hole),

290: 제2 솔더레지스트층

270: 절연부

300: 회로적층유닛

Claims

지지체에 이형 가능한 분리층을 형성하는 단계;

상기 분리층에 제1 솔더레지스트층을 형성하는 단계;

상기 제1 솔더레지스트층에 금속박을 적층하는 단계;

상기 금속박에 회로패턴을 형성하는 단계;

상기 제1 솔더레지스트층 상에 상기 회로패턴을 커버하도록 절연부를 형성하는 단계;

상기 절연부에 제2 솔더레지스트층을 형성하는 단계; 및

상기 분리층과 상기 지지체를 이격시킴으로써 회로적층유닛- 상기 회로적층유닛은 상기 제1 솔더레지스트층, 상기 금속박, 상기 회로패턴, 상기 절연부 및 상기 제2 솔더레지스트층을 포함함- 을 상기 지지체로부터 분리하는 단계를 포함하는 다층 기판 제조 방법.
제1항에 있어서,

상기 금속박에 회로패턴을 형성하는 단계는

상기 금속박에 상기 회로패턴에 상응하는 도금레지스트를 형성하는 단계;

상기 도금레지스트가 형성된 상기 금속박에 도금층을 형성하는 단계;

상기 도금레지스트를 제거하는 단계; 및

플래시 에칭(flash etching)하여 상기 금속박을 제거하는 단계를 포함하는 다층 기판 제조 방법.
제1항에 있어서,

상기 지지체는 동박적층판(CCL, copper clad laminate)인 것을 특징으로 하는 다층 기판 제조 방법
제1항에 있어서,

상기 제1 솔더레지스트층의 일면에 조도(roughness)가 형성되어 있으며,

상기 금속박은 상기 일면에 대향하여 적층되는 다층 기판 제조 방법.
제1항에 있어서,

상기 지지체에 분리층을 형성하는 단계는

상기 분리층이, 상기 지지체의 일면 및 타면 모두에 대칭적으로 형성되도록 수행되는 것을 특징으로 하는 다층 기판 제조 방법.
제1항에 있어서,

상기 절연부는 복수개의 단위절연층을 포함하는 것을 특징으로 하는 다층 기판 제조 방법.
제1 솔더레지스트층;

제1 솔더레지스트층 상에 형성되는 회로패턴;

상기 제1 솔더레지스트 상에 상기 회로패턴을 커버하도록 형성되는 절연부; 및

상기 절연부 상에 형성되는 제2 솔더레지스트층을 포함하되,

상기 회로패턴은 금속박을 적층하여 형성된 제1 층 및 상기 금속박에 도금하여 형성된 제2 층을 포함하는 것을 특징으로 하는 다층 기판.
제7항에 있어서,

상기 절연부는 한 개 이상의 단위 절연층으로 형성되는 것을 특징으로 하는 다층 기판.