KR960004092B1 - 반도체 소자의 범프 형성방법 - Google Patents

반도체 소자의 범프 형성방법 Download PDF

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Abstract

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Description

반도체 소자의 범프 형성방법
제 1 도의 (a)(b)(c)(d)(e)(f)(g)(h)는 종래 반도체 소자의 범프 형성방법을 설명하기 위한 공정도.
제 2 도 내지 제 7 도는 본 발명에 의한 반도체 소자의 범프 형성방법을 설명하기 위한 공정도로서, 제 2 도는 본 발명에 사용되는 세라믹 히팅 플레이트의 평면도.
제 3 도는 제 2 도에 도시한 세라믹 히팅 플레이트에 솔더 패드를 형성한 상태를 보인 평면도.
제 4 도 및 제 5 도는 반도체 소자의 패드위에 비엘엠층을 형성하는 과정을 보인 부분 확대 단면도.
제 6 도는 비엘엠층이 형성된 반도체 소자 위에 세라믹 히팅 플레이트를 어라인 하여 실장한 상태를 보인 부분 확대 단면도.
제 7 도는 본 발명의 범프 형성방법에 의해 솔더 범프가 형성된 상태를 보인 부분 확대 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 세라믹 히팅 플레이트 12 : 반도체 소자
12a : 알루미늄 패드 13 : 크롬 패드
14 : 테스트 패드 16 : 솔더 패드
18 : 비엘엠층
본 발명은 베어칩(Bard Chip) 실장기술, 에컨대 반도체 소자를 별도로 패키지(package)하지 않고 도전 범프를 매개로 기판에 직접 실장하는 기술에 있어서, 반도체 소자의 각 패드(pad) 위에 기판 접속용 도전범프(Bump)를 형성하는 방법에 관한 것으로, 특히 범프 형성을 쉽게 함과 아울러 그 공정을 보다 간소화하고, 범프 형성 공정중 소자의 프리-테스트(pre-Test)를 가능하게 함으로써 수율(Yield) 향상 및 생산성 향상을 도모한 반도체 소자의 범프 형성방법에 관한 것이다.
최근, 반도체 소자를 패키지 하지 않고, 베어칩 상태로 기판에 직접 실장하는 기술이 알려져 실행되고 있다. 이러한 베어칩 실장기술은 칩의 알루미늄 패드 위에 기판접속용 도전 범프를 형성하여 이 도전 범프를 매개로 기판에 실장하고 있는 바, 이와 같은 기술은 칩의 신호 전달 경로가 짧아지게 되어 전기적인 특성이 향상되고, 칩을 별도로 패키지 하는 것에 비해 그 크기가 작아지게 되므로 제품의 경, 박, 단소형화에 기여하게 되는 등의 여러 장점이 있다. 이와같은 베어칩 실장기술에 있어서는 소자의 패드 위에 소정 높이의 기판접속용 도전 범프를 형성하는 것이 매우 중요한 인자로 알려지고 있는바, 이하에서는 종래 일반적으로 알려지고 있는 반도체 소자의 범프 형성방법을 첨부한 제 1 도를 참조하여 설명하겠다.
도면은 일반적으로 알려지고 있는 범프 형성방법을 공정 순서대로 나타낸 것이다.
도면에 도시되어 있는 바와같이, 일반적인 범프 형성방법은 먼저 반도체 소자(1)의 각 패드(2) 위에 크롬(Cr), 구리(Cu) 및 골드(Au)를 순차적으로 증착하여 비엘엠층(BLM layer : Bal Limited Metalogy 이하 "비엘엠층"이라 총칭함) (3)을 형성하고, (a)이후 상기 비엘엠층(3)의 상면 전면에 걸쳐 피알(PR : Photo Resist)을 소정 두께로 라미네이션하여 피알층(4)을 형성한 후, (b)가 피알층(4)의 상부에 메탈 마스크 (5)를 얹고 (c) 익스포우져 공정 및 디벨로프공정을 행하여 소자(1)의 각 패드(2) 부분을 오픈함으로써 범프 형성 에리어(4a)를 형성한다. 이와같은 상태가 (d) 도면에 도시되어 있다. 이와같은 공정후에는 상기 범프 형성 에리어(4a)에 범프메탈(통상솔더)을 일렉트로 플래팅 방식으로 디포지션하여 (e)와 같이 소정 높이의 솔더볼(6)을 형성하고 이어서 (f)와 같이 피알층(4)을 제거한다.
이와같은 공정후에는 케미컬 에치을 실시하여 불필요한 여분의 비엘엠층(3')을 제거함으로써 소자(1)의 패드(2) 윗부분에만 비엘엠층(3) 및 솔더볼(6)이 형성되게 한다.
이런 상태가 (g) 도면에 도시되어 있다.
이후, 상기 솔더볼(6)을 리플로워하여 범프 형태를 갖춤으로써 결국 (h)도면과 같이 반도체 소자(1)의 패드(2) 위에 소정 형상의 범프(6')를 형성하는 것이다.
도면에서 미설명부호 7은 패시베이션층을 보인 것이다.
그러나 상기한 바와같은 종래의 범프 형성방법에 있어서는 웨이퍼의 상면 전면에 걸쳐 크롬/구리/골드를 순차적으로 증착하여 소정 두께의 비엘엠층(3)을 형성한 후 상기 비엘엠층(3)의 상부에 솔더볼(6)을 형성함으로써 불필요한 여분의 비엘엠층(3')이 남게 되는바, 이를 제거시켜야 한다. 이와같은 여분의 비엘엠층(3')을 제거함에 있어서 종래에는 공정이 까다로운 케미컬 에칭 방법으로 제거함에 따라, 공정이 복잡하게 되고 오버에칭(Over etehing) 또는 언더에칭에 의해 비엘엠층(3)의 범프 경계 라인이 오픈(Open) 또는 쇼프(Short) 되어 치명적인 불량을 발생시키는 단점이 있었다.
또 종래의 범프 형성방법에 있어서는 범프 형성후 소자를 프리-테스트할 수 없음으로써 기판에 실장하여 직접 사용할 때에야 비로서 소자의 불량 여부를 알 수 있게 되는 등의 단점이 있었다.
즉, 종래의 범프 형성방법은 케미컬 에칭 공정의 필요성과 프리-테스트의 불가능 등으로 인하여 수율저하 및 생산성 저하를 초래하는 단점이 있는 것이었다.
이를 감안하여 창안한 본 발명의 주목적은 일렉트론 프래팅공정 및 케미컬 에칭 공정을 제거하는 등 범프 형성공정을 보다 간소화 하고 솔더볼을 쉽게 형성할 수 있도록 한 반도체 소자의 범프 형성방법을 제공함에 있다.
본 발명의 다른 목적은 범프 형성도중 소자의 프리-테스트를 가능하게 하여 양품의 소자에 한해서만 다음 공정을 진행함으로써 수율 향상 및 생산성 향상을 도모하는데 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여 소정 크기의 세라믹 히팅 플레이트를 채용하여 이 플레이트의 일측면에 다수개의 크롬 패드와 테스트 패드를 크롬세선으로 연결되게 형성한 후 상기 크롬 패드 위에 솔더 페이스트를 스크린 프린팅하여 소자의 패드에 대응하도록 솔더 패드를 형성하는 단계 및 상기 소자의 상면에 소정 두께로 피알을 라미네이션 한 후 소자의 패드 부분을 오픈하고 이에 크롬/구리/골드를 증착한 후 피알을 제거하는 공정을 통하여 소자의 패드 위에 비엘엠층을 형성하는 단계와, 이후 상기와 같이 비엘엠층이 형성된 소자를 세라믹 히팅 플레이트에 대응하는 패드끼리 일치시켜 결합한 후 세라믹 히팅 플레이트의 테스트 패드를 이용하여 전기적인 테스트를 실시하는 단계와, 테스트후 양품인 소자에 대해 히팅 플레이트를 솔더의 용융점 이상의 온도를 가열하여 세라믹 히팅 플레이트의 솔더 패드가 솔더볼 형태로 소자의 패드 위에 본딩되게 한 후 솔더볼이 형성된 소자와 세라믹 히팅 플레이트를 분리하는 단계를 포함하여 반도체 소자의 패드 위에 기판 접속용 범프를 형성함을 특징으로 하는 반도체 소자의 범프 형성방법이 제공된다.
이와같이 된 본 발명에 의한 반도체 소자의 범프 형성방법은 물질의 솔더어빌리티 차이를 이용하여 세라믹 히팅 플레이트의 가열로 범프를 형성하는 방법으로서, 기존의 방법에서 매우 까다로운 공정인 에칭 공정과 일렉트로 플래팅 공정을 제거할 수 있는 등 범프 형성공정이 보다 간소화 되고 솔더볼을 보다 쉽게 형성할 수 있게 되는 효과가 있고, 범프 형성도중 예컨대 솔더 패드가 형성된 세라믹 히팅 플레이트에 소자를 대응하는 패드끼리 일치시켜 결합한 상태에서 테스트 패드를 이용하여 프리-테스트를 실시한 후 양품의 소자에 대해서만 다음 공정을 진행하게 되므로 수율 및 생산성 향상을 기할 수 있다는 효과도 있다.
이하, 상기한 바와같은 본 발명에 의한 반도체 소자의 범프 형성방법을 첨부 도면에 도시한 실시예를 따라서 보다 상세히 설명한다.
제 2 도 내지 제 7 도는 본 발명에 의한 반도체 소자의 범프 형성방법을 설명하기 위한 공정도로서, 본 발명에 의한 반도체 소자의 범프 형성방법은 먼저 제 2 도 및 제 3 도에 도시한 바와같이 소정크기의 장방형 세라믹 히팅 플레이트(11)를 채용하여 이 히팅 플레이트(11)의 일측면에 솔더외의 접착성이 좋지 않은 크롬(Cr) 등으로 소자(12)의 패드(12a)에 대응하는 다수 개의 크롬 패드(13)를 형성함과 아울러 상기 각각의 크롬 패드(13)에 인접하게 별도의 테스트 패드(14)를 크롬 세선(15)으로 상기 크롬 패드(12)에 연결되도록 형성한 후, 상기 각각의 크롬 패드(13) 위에 솔더 페이스트를 스크린 프린팅하여 소정 높이의 솔더 패드(16)를 형성한다.
이후, 제 4 도 및 제 5 도에 도시한 바와같이, 반도체 소자(12)의 상부면에 피알을 라미네이션하여 소정높이의 피알층(17)을 형성하고, 이 피알층(17)의 소자 패드 부분을 오픈시킨 후, 이에 크롬/구리/골드를 차례로 증착시킨 다음 피알층(17)을 제거하여 소자(12)의 각 패드(12a) 위에 비엘엠층(18)을 형성한다.
이후, 상기와 같이 된 반도체 소자(12)를 제 6 도에 도시한 바와같이 미리 준비된 세라믹 히팅 플레이트(11)에 대응하는 대프끼리(예컨대 소자의 패드와 세라믹 히팅 플레이트의 솔더 패드) 일치시켜 결합시킨다.
이러한 상태는 솔더 페이스트의 점성에 의해 세라믹 히팅 플레이트 위의 크롬 패턴과 대응하는 소자(12)의 패드(12a)가 전기적으로 컨덕티브(Conductive)한 상태이다.
이와같은 상태에서 세라믹 히팅 플레이트(11)에 구비된 테스트 패드(14)를 이용하여 전기적인 테스트를 실시하고, 양품인 소자에 대해서만 다음 공정을 진행한다.
즉, 상기 세라믹 히팅 플레이트(11)를 솔더의 용융점 이상의 온도(약 190°)로 가열함으로써 물질의 솔더 어빌리티 차이에 의해 세라믹 히팅 플레이트(11) 위의 솔더 패드(16)가 소자(12) 패드(12a) 측으로 이동되면서 본딩되어 소정 형상의 솔더볼이 형성되게 하는 공정을 수행한 후, 세라믹 히팅 플레이트(11)를 분리 제거하는 공정을 수행하여 제 7 도에 도시한 바와같이 범프를 형성한다.
여기서, 용융점 이상으로 가열된 솔더 페이스트는 소자 쪽의 비엘엠층(18)과 본딩되어 솔더볼을 형성하게 되고, 세라믹 히팅 플레이트(11) 쪽의 크롬 패턴과는 솔더링 되지 않게 되므로 솔더볼이 형성된 소자(12)와 세라믹 히팅 플레이트(11)를 쉽게 분리시킬 수 있는 것이다.
도면에서 미설명부호 19는 패시베이션층을 보인 것이다.
즉, 종래 범프 형성공정에서 매우 까다로운 공정으로 알려지고 있는 일렉트로 플래팅 공정 및 여분의 비엘엠층을 제거하기 위해 실시하는 케미컬 에칭 공정없이 보다 간단하면서도 쉽게 범프를 형성할 수 있는 것이다.
이상에서 상세히 설명한 바와같이, 본 발명에 의한 반도체 소자의 범프 형성방법은 물질의 솔더이빌리티 차이를 이용하여 세라믹 히팅 플레이트의 가열로 범프를 형성하는 방법으로서, 이와같은 본 발명에 의하면 기존의 방법에 비해 공정이 보다 간소화 되고, 솔더볼을 보다 쉽게 형성할 수 있게 되는 효과가 있고 범프 형성도중 예컨대, 솔더 패드가 형성된 세라믹 히팅 플레이트에 소자를 대응하는 패드끼리 일치시켜 결합한 상태에서 테스트 패드를 이용하여 프리-테스트를 실시한 후 양품의 소자에 대해서만 다음 공정을 진행하게되므로 수율 및 생산성 향상을 기할 수 있다는 효과도 있다.

Claims (1)

  1. 반도체 소자의 범프 형성방법에 있어서, 소자(12)의 패드(12a) 위치와 동일하게 배열된 다수개의 크롬 패드(13) 및 상기 크롬 패드(13)와 전기적으로 연결된 테스트 패드(14)를 가지는 별도의 세라믹 히팅 플레이트(11)를 채용하여 이 히팅 플레이트(11)의 각 크롬 패드(13) 위에 솔더 페이스트를 스크린 프린팅하여 솔더 패드(16)를 형성하는 단계와 반도체 소자(12)의 패드(12a) 위에 크롬/구리/골드 층으로 이루어지는 비엘엠층(18)을 형성하는 단계와, 상기 세라믹 히팅 플레이트(11)의 솔더 패드(16) 위에 비엘엠층(18)이 형성된 소자(12)의 패드(12a)를 일치시켜 실장한 후 테스트 패드(14)를 이용하여 소자의 프리-테스트를 실시하는 단계와, 테스트 후 양품의 소자(12)에 한해서 세라믹 히팅 플레이트(11)를 솔더의 용융점 이상의 온도로 가열함으로써 솔어더빌리티의 차이에 의해 히팅 플레이트(11)의 솔더 패드(16)가 솔더볼 형태로 소자(12)의 각 패드(12a) 위에 본딩되게 한 후 세라믹 히팅 플레이트(11)를 분리 제거하는 단계로 구성함을 특징으로 하는 반도체 소자의 범프 형성방법.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997009740A1 (de) 1995-09-08 1997-03-13 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren und vorrichtung zum testen eines chips
US7819301B2 (en) * 1997-05-27 2010-10-26 Wstp, Llc Bumping electronic components using transfer substrates
US7007833B2 (en) * 1997-05-27 2006-03-07 Mackay John Forming solder balls on substrates
US6293456B1 (en) 1997-05-27 2001-09-25 Spheretek, Llc Methods for forming solder balls on substrates
US7654432B2 (en) 1997-05-27 2010-02-02 Wstp, Llc Forming solder balls on substrates
US5988487A (en) * 1997-05-27 1999-11-23 Fujitsu Limited Captured-cell solder printing and reflow methods
US6609652B2 (en) 1997-05-27 2003-08-26 Spheretek, Llc Ball bumping substrates, particuarly wafers
US7842599B2 (en) * 1997-05-27 2010-11-30 Wstp, Llc Bumping electronic components using transfer substrates
US7288471B2 (en) * 1997-05-27 2007-10-30 Mackay John Bumping electronic components using transfer substrates
US6059172A (en) * 1997-06-25 2000-05-09 International Business Machines Corporation Method for establishing electrical communication between a first object having a solder ball and a second object
EP1099247B1 (en) 1998-07-15 2004-03-03 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Method for transferring solder to a device and/or testing the device
US6085968A (en) * 1999-01-22 2000-07-11 Hewlett-Packard Company Solder retention ring for improved solder bump formation
US6435398B2 (en) * 2000-06-01 2002-08-20 Texas Instruments Incorporated Method for chemically reworking metal layers on integrated circuit bond pads
US6992001B1 (en) * 2003-05-08 2006-01-31 Kulicke And Soffa Industries, Inc. Screen print under-bump metalization (UBM) to produce low cost flip chip substrate
JP2006202969A (ja) * 2005-01-20 2006-08-03 Taiyo Yuden Co Ltd 半導体装置およびその実装体
CN109788643A (zh) * 2017-11-10 2019-05-21 泰连公司 铝基可焊接的触头

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4866507A (en) * 1986-05-19 1989-09-12 International Business Machines Corporation Module for packaging semiconductor integrated circuit chips on a base substrate
US4831494A (en) * 1988-06-27 1989-05-16 International Business Machines Corporation Multilayer capacitor
US4898320A (en) * 1988-11-21 1990-02-06 Honeywell, Inc. Method of manufacturing a high-yield solder bumped semiconductor wafer
US5217597A (en) * 1991-04-01 1993-06-08 Motorola, Inc. Solder bump transfer method
US5266522A (en) * 1991-04-10 1993-11-30 International Business Machines Corporation Structure and method for corrosion and stress-resistant interconnecting metallurgy
US5289631A (en) * 1992-03-04 1994-03-01 Mcnc Method for testing, burn-in, and/or programming of integrated circuit chips

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JPH06326111A (ja) 1994-11-25

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