KR100887492B1 - 반도체 장치 테스트용 소켓, 그 제조 방법 및 이를 이용한반도체 장치 테스트 방법 - Google Patents

반도체 장치 테스트용 소켓, 그 제조 방법 및 이를 이용한반도체 장치 테스트 방법 Download PDF

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Abstract

내부에 복수의 비어홀이 형성되어 있고 상기 비어홀을 관통하여 전도성 물질이 충진되어 있는 기판과, 상기 기판 상면에 형성되며 상기 복수의 비어홀의 전도성 물질과 각각 전기적으로 연결되는 복수의 제1도전부와, 상기 기판 하면에 형성되며 상기 복수의 비어홀의 전도성 물질과 각각 전기적으로 연결되는 복수의 제2도전부를 포함하는 반도체 장치 테스트용 소켓을 제공한다. 상기 복수의 제1도전부 사이의 피치는 상기 복수의 제2도전부 사이의 피치와 다르게 형성된다. 상기 기판 표면에는 비어홀로부터 제1도전부 또는 제2도전부를 전기적으로 연결하는 재배치 도전층이 형성된다. 본 발명에 따르면, 테스트 단계를 간소화시키고, 테스트 비용 및 시간을 줄일 수 있으며, 미세 피치의 반도체 장치의 웨이퍼 레벨 테스트가 가능하다. 또한, 테스트 중에 솔더 범프의 손상을 최소화하여 제품 불량을 줄일 수 있다.　　
반도체, 테스트, 웨이퍼, KGD, 소켓

Description

반도체 장치 테스트용 소켓, 그 제조 방법 및 이를 이용한 반도체 장치 테스트 방법{TEST SOCKET FOR SEMICONDUCTOR DEVICE, FABRICATING METHOD THEREFOR, AND TESTING METHOD OF USING THE SOCKET}
본 발명은 반도체 장치 테스트용 소켓, 그 제조 방법 및 이를 이용한 반도체 장치 테스트 방법에 관한 것으로, 웨이퍼 레벨에서 한 번의 테스트로 KGD 선별이 가능한 새로운 테스트용 소켓 및 테스트 방법을 제안한다.
반도체 소자는 완제품으로 출하되기 이전에 제조 단계에서 테스트 단계를 거친다. 도 1은 종래의 반도체 장치 테스트 공정을 도시한 것으로, 도 2에서 볼 수 있는 바와 같이 웨이퍼(100) 상에서 복수의 반도체 소자를 일괄 공정으로 제조한 다음(단계 S1), 제품의 양호 또는 불량 여부를 구별하는 웨이퍼 레벨의 1차 테스트(EDS - Electrical Die Sort - 테스트)를 진행하고(단계 S2), 도 3에서와 같이 개별 반도체 칩(210)에 대하여 패키지 공정을 실시한 후(단계 S3), 도 4에서와 같이 패키지된 칩(chip)(200) 단위로 범용 테스트 보드(310)를 매개로 테스트 장치(300)를 통해 2차 테스트(KGD(Known Good Die) 선별 테스트)를 수행한다(단계 S4), 선별된 반도체 칩은 응용 분야에 적합하게 제품화한다(단계 S5).
이와 같이 2 단계 이상의 테스트를 실시하여 최종 테스트 제품(KGD)을 선별하는 방식은 전체적인 공정 시간을 지연시키며 제조 비용의 상승을 초래한다.
또한, 종래의 니들(needle) 타입 또는 개별 소켓(socket) 타입 테스트 장치를 이용한 반도체 소자 테스트 방법은 패키지된 반도체 소자에 손상을 주기 때문에 반도체 장치의 불량을 초래하기 쉽다. 특히 니들 타입의 테스트 방법은 도 5에 도시한 바와 같이 테스트용 니들(240)이 피테스트 반도체 장치(210)의 솔더 범프(230)에 치명적인 손상(D)을 유발하여 반도체 패키지와 기판 간의 연결을 원활하게 하지 못하는 불량을 발생시키기 때문에 수율을 감소시키고 패키지 제조 비용을 증가시키는 원인으로 작용한다.
반도체 소자의 경박단소화 추세에 따른 미세 피치(fine pitch) 대응 가능한 웨이퍼 레벨의 반도체 소자 테스트 방법이 요구되지만, 현재까지는 이러한 방법이 제시되지 못하고 있다.
한편, 반도체 소자 테스트에 있어서 신호 전송 시, 반도체 소자가 수 백 MHz 이상의 고주파 영역에서 동작되는 경우 테스트 보드와 반도체 소자 또는 웨이퍼 사이에 기생 인덕턴스(parasitic inductance) 및 기생 캐패시턴스(parasitic capacitance)가 발생되어 반도체 소자의 성능을 정확하게 측정하는데 어려움이 있다. 특히 종래의 테스트 소켓의 경우 전기적 연결 구조가 복잡하고 내부의 전기적 접점이 불안정하여 고속 동작이 요구되는 반도체 소자의 테스트에 부적합하며, 테스트 장치의 내구성이 현저히 떨어지는 문제점이 있었다.
따라서, 반도체 소자의 수율을 높이면서 공정 비용을 줄일 수 있는 새로운 테스트 수단 및 테스트 방법이 절실히 요구된다.
이와 같은 기술적 배경하에서 창안된 본 발명은 하나 또는 그 이상의 전극 패드를 갖는 반도체 칩 또는 웨이퍼를 테스트하는 방법에 있어서, 솔더 범프의 손상을 최소화하는데 목적이 있다.
또한, 미세 피치로 구현된 반도체 소자를 웨이퍼 레벨에서 테스트할 수 있는 수단을 제공하는데 목적이 있다.
뿐만 아니라, 본 발명은 웨이퍼 레벨에서 패키지된 반도체 소자를 웨이퍼 레벨에서 1회 테스트만으로 전체 테스트 공정을 완료하여 공정 시간 및 공정 비용을 줄이는데 또 다른 목적이 있다.　　
상기 목적을 달성하기 위하여, 본 발명의 제1측면에 따르면 내부에 복수의 비어홀이 형성되어 있고 상기 비어홀을 관통하여 전도성 물질이 충진되어 있는 기판과, 상기 기판 상면에 형성되며 상기 복수의 비어홀의 전도성 물질과 각각 전기적으로 연결되는 복수의 제1도전부와, 상기 기판 하면에 형성되며 상기 복수의 비어홀의 전도성 물질과 각각 전기적으로 연결되는 복수의 제2도전부를 포함하는 반도체 장치 테스트용 소켓을 제공한다.
상기 제1도전부로는 예를 들어 솔더 범프를 이용할 수 있다. 상기 제2도전부는 상기 기판 하면으로부터 돌출되어 형성될 수 있으며, 바람직하게는 상기 제2도전부가 탄성을 갖는 재질로 형성되는 것이 적절하다.
상기 복수의 제1도전부 사이의 피치는 상기 복수의 제2도전부 사이의 피치 보다 크도록 형성하여 반도체 칩 또는 웨이퍼 레벨에서의 전극 단자간 피치와 테스트 인터페이스의 전극 단자의 피치의 차이를 극복하고 상호간 안정적으로 전기적인 접촉이 이루어지도록 하는 것이 바람직하다.
본 발명에 따른 반도체 장치 테스트용 소켓은 상기 기판 표면에 비어홀로부터 제1도전부 또는 제2도전부를 전기적으로 연결하는 재배치(redistribution) 도전층을 포함하는 것이 바람직하다. 상기 재배치 도전층은 반도체 칩 또는 웨이퍼 레벨에서의 전극 단자간 피치와 테스트 인터페이스의 전극 단자의 피치의 차이를 극복하고 상호간 안정적으로 전기적인 접촉이 이루어지도록 하는 기능을 갖는다. 또한, 상기 기판 상면 및 하면에 형성되며, 제1도전부와 제2도전부를 노출시키는 절연층을 포함할 수 있다.
상기 기판은 고분자 재료로 형성될 수 있으며, 그 밖에 반도체 재료나 절연성 물질로 형성될 수도 있다.
본 발명에 따른 반도체 장치 테스트용 소켓은 상기 기판 하면에 탄성을 갖는 도전층을 더 포함하여 웨이퍼 테스트 장치 또는 웨이퍼 상의 솔더 범프에 가해지는 충격을 완화시키고, 솔더 범프 간의 높이 차이를 극복하여 안정적인 전기적 접촉을 갖도록 하는 것이 바람직하다.
상기 도전층은 예를 들어, 절연 물질에 도전 입자가 분산된 레이어, 절연 물질에 미세한 금속 바(bar)가 경사져(tilted) 삽입되어 있는 레이어 등이 될 수 있으며, 그 밖에도 이방성 도전 필름(ACF: anisotropic conductive film)을 사용할 수 있다.
본 발명의 제2측면에 따르면, 내부에 복수의 비어홀이 형성되어 있고 상기 비어홀을 관통하여 전도성 물질이 충진되어 있는 제1기판과, 상기 기판 상면에 형성되며 상기 복수의 비어홀의 전도성 물질과 각각 전기적으로 연결되는 복수의 제1도전부와, 상기 기판 하면에 형성되며 상기 복수의 비어홀의 전도성 물질과 각각 전기적으로 연결되는 복수의 제2도전부와,
내부에 복수의 비어홀이 형성되어 있고 상기 비어홀 내면에 전도성 물질이 코팅되어 있는 탄성을 지닌 절연성 제2기판을 포함하는 반도체 장치 테스트용 소켓을 제공한다.
상기 제2기판의 비어홀은 양단 보다 중앙 또는 한쪽, 양쪽의 폭이 좁도록 형성되어 반도체 칩 또는 웨이퍼 상의 솔더 범프와의 접촉면을 최대한 확대시키는 것이 바람직하다. 또한, 상기 제1기판 상면에는 상기 비어홀로부터 도전부를 전기적으로 연결하며 피치 조절이 가능한 재배치 도전층을 포함하는 것이 바람직하다.
본 발명은 또한, 기판을 준비하는 단계, 상기 기판에 복수의 비어홀을 형성하는 단계, 상기 비어홀 내부에 전도성 물질을 적어도 부분적으로 충진하는 단계, 상기 기판의 일면에 상기 비어홀로부터 전기적으로 연결되는 재배치 도전층을 형성하는 단계, 상기 재배치 도전층의 일단에 제1도전부를 형성하는 단계를 포함하는 반도체 장치 테스트 소켓 제조 방법을 제공한다.
상기 기판의 일면을 CMP 또는 폴리싱에 의하여 평탄화하는 단계를 더 포함할 수 있으며, 상기 재배치 도전층을 국부적으로 노출시키는 절연층을 형성하는 단계 를 더 포함할 수 있다. 또한, 상기 기판의 다른 면에 상기 비어홀과 전기적으로 연결되는 제2도전부를 형성하는 단계를 더 포함할 수 있다. 뿐만 아니라, 상기 기판의 다른 면에 탄성을 지닌 유연성 도전층을 형성하는 단계를 더 포함할 수 있다.
뿐만 아니라, 본 발명은 전극 단자가 형성된 반도체 칩 또는 웨이퍼 위에 반도체 테스트용 소켓을 배치하여 전기적으로 연결하고, 상기 소켓 상부에 전극 단자를 포함하는 범용 반도체 테스트 인터페이스 보드를 배치하여 전기적으로 연결하는 것을 특징으로 하는 반도체 장치 테스트 방법을 제공한다. 상기 웨이퍼는 복수의 반도체 장치가 형성되어 있고, 웨이퍼 레벨에서 패키지 공정이 완료된 것이 바람직하다.
본 발명에 따르면, 전극 패드 또는 전극 단자를 갖춘 반도체 칩 또는 웨이퍼 상에 형성된 솔더 범프와 테스트 보드의 전극 단자 내지 본딩 패드 사이에서 각각을 전기적으로 연결할 수 있는 테스트용 소켓을 개재시킴으로써 테스트 단계를 간소화시키고, 테스트 비용 및 시간을 줄일 수 있다.
또한, 개별 반도체 칩(chip), 멀티 칩(multi chip), 웨이퍼 레벨의 테스트가 가능하며, 테스트 중에 솔더 범프의 손상을 최소화하여 제품 불량을 줄일 수 있다.　　
뿐만 아니라, 배선 등이 미세 피치로 구현된 반도체 소자를 웨이퍼 레벨에서 테스트할 수 있고, 고속 동작이 요구되는 고주파 소자의 테스트시 신호 지연이나 왜곡을 방지할 수 있다.
특히, 본 발명은 복수의 비어홀 및 다양한 배치 형태의 재배치 도전층을 유기적으로 결합하여 기존의 반도체 소자 뿐만 아니라, 새롭게 개발되는 반도체 소자들의 테스트에도 효과적이다.
본 발명에 따른 테스트 소켓은 내부에 비어홀을 통해 상면과 하면을 전기적으로 연결할 뿐만 아니라, 비어홀과 전기적으로 연결되는 재배치 도전층을 이용하여 미세 피치 반도체 소자를 범용 테스트 보드의 전극 단자에 효과적으로 접속시킬 수 있다.
도 6은 본 발명에 다른 반도체 장치 테스트 방법의 공정을 도시한 순서도이다. 본 발명에서는 테스트용 소켓을 이용하여 웨이퍼 레벨에서 테스트로 특성이 확인된 KGD를 선별할 수 있다.
먼저, 웨이퍼 공정을 통해 복수의 반도체 장치를 웨이퍼 상에 형성한다(단계 S1). 웨이퍼 공정이 완료된 후 웨이퍼 레벨에서 개별 반도체 장치들을 패키지 한다(단계 S2). 웨이퍼 공정 및 패키지 공정은 당업자에게 잘 알려져 있으므로 상세한 설명을 생략한다.
다음으로, 본 발명에 따른 반도체 장치 테스트용 소켓을 이용하여 웨이퍼 레벨에서 테스트를 수행한다(단계 S3). 이 경우, 개별적으로 분리된 복수의 반도체 칩을 동시에 테스트하는 것도 무방하다.
상기 테스트용 소켓은 내부에 복수의 비어홀이 형성되어 있고 상기 비어홀을 관통하여 전도성 물질이 충진되어 있는 기판과, 상기 기판 상면에 형성되며 상기 복수의 비어홀의 전도성 물질과 각각 전기적으로 연결되는 복수의 솔더 범프를 포함하며, 상기 비어홀의 전도성 물질은 반도체 칩 또는 웨이퍼 상의 전극 단자와 전기적으로 연결되고, 상기 솔더 범프는 범용 반도체 테스트 인터페이스 보드(universal test interface board)의 전극 단자와 전기적으로 연결된다.
이러한 웨이퍼 레벨의 테스트 과정을 통해 특성이 확인된 KGD를 선별한다. 선별된 KGD는 응용 제품에 적합하게 실장 되거나 별도의 패키지와 적층되어 제품화된다(단계 S4).
이하에서는 본 발명에 따른 반도체 장치 테스트용 소켓에 대하여 실시예를 통하여 더욱 상세하게 설명한다.
도 7은 본 발명의 일실시예에 따른 반도체 장치 테스트용 소켓(400)을 도시한 단면도이다. 소정의 면적을 갖는 박형의 기판(410)에는 내부에 복수의 비어홀(420)이 형성되어 있으며, 상기 비어홀(420)에는 전도성 물질이 충진되어 있다. 이 비어홀(420)은 기판의 상면과 하면의 도전부를 전기적으로 도통시키는 통로 역할을 한다.
상기 기판(410)은 예를 들어 웨이퍼와 동일한 크기로 형성될 수 있으며, 재질로는 Si, GaAs 등의 경질 반도체 재료 또는 유성성 및 절연성 고분자 재료 등을 사용할 수 있다.
기판(410) 상면에는 제1도전부로서 솔더 범프(430)가 형성되어 있다. 상기 솔더 범프(430)는 비어홀(420)로부터 소정 간격을 두고 이격되어 있으며, 비어홀(420)과의 전기적인 연결을 위하여 재배치 도전층(425)이 기판(410) 상면에 형성 되어 있다. 재배치 도전층(425)은 솔더 범프(430)의 위치를 변화시켜 범용 테스트 인터페이스 보드의 전극 단자와 솔더 범프(430)가 동일한 위치에서 정확히 대응되도록 한다.
상기 비어홀(420)은 웨이퍼 상에 구현된 반도체 소자의 배선 또는 전극 단자의 피치와 동일한 간격으로 형성할 수 있을 것이다. 미세 피치로 형성된 복수의 비어홀은 다양한 구조의 반도체 소자와 전기적인 연결이 가능하다. 상기 비어홀의 형태, 두께 내지 폭은 반도체 소자의 전극 단자 등과 전기적인 연결만 가능하다면 특별히 제한되지 않는다.
상기 재배치 도전층은 반도체 소자에서 미세 피치의 전극 단자가 상기 비어홀을 통해 범용 테스트 보드 상의 전극 단자와 연결되도록 매개한다. 상기 재배치 도전층의 배치 형태, 위치 등은 피테스트 소자의 전극 단자 위치 구조 등에 따라 다양하게 변화될 수 있을 것이다.
본 실시예에서는 재배치 도전층을 테스트용 소켓의 기판 상면에 형성하였지만, 이와 달리 기판 하면에 형성하는 것도 무방하다. 이 경우에는 비어홀의 위치가 솔더 범프와 대응되도록 형성하는 것이 바람직할 것이다.
상기 재배치 도전층(425) 상면에는 솔더 범프(430)가 형성되는 영역을 국부적으로 노출시키며 기판의 다른 부분을 커버(cover)하는 절연층(412)이 형성되어 있다.
상기 기판(410)의 하면에는 상기 비어홀(420)과 전기적으로 연결되는 제2도전부로서 전극 단자(440)가 형성되어 있다. 상기 전극 단자(440)는 웨이퍼 또는 반 도체 칩의 전극 단자(또는 솔더 범프)와의 전기적인 접촉이 용이하도록 상기 기판(410) 하부 표면으로부터 돌출되어 형성되어 있다. 또한, 상기 기판(410) 하면에는 전극 단자(440)를 노출시키며 다른 부분은 커버하는 절연층(412)이 형성되어 있다.
상기 전극 단자(440)는 전기적인 전도성을 가지면서도 솔더 범프 등의 외부 전극과의 접촉시 충격을 완화시키고 솔더 범프의 높이 차이에 다른 접촉 불량을 해소할 수 있도록 소프트한 재질로 형성하는 것이 바람직하다.
도 8은 본 발명에 따른 반도체 장치 테스트용 소켓(400)을 이용하여 웨이퍼(또는 반도체 칩)(100)을 테스트하는 과정을 모식적으로 도시한다.
테스트용 소켓(400) 상부에는 범용 테스트 인터페이스 보드(310)가 배치되며, 테스트용 소켓(400) 상면의 솔더 범프(430a, 430b)가 상기 보드(310) 하면의 전극 단자(320)와 전기적으로 접촉된다.
테스트용 소켓(400) 하부에는 피테스트 장치인 웨이퍼(또는 반도체 칩)(100)이 배치되며, 테스트용 소켓 하면의 전극 단자(440)가 웨이퍼 상면의 솔더 범프(104a, 104b)와 전기적으로 접촉된다. 이와 달리, 도시되지는 않았지만, 테스트용 소켓(400)에 와이어 본딩용 전극 단자를 형성하고, 와이어에 의하여 테스트 장치(310)의 전극 단자(320)와 전기적으로 연결할 수 있다. 또한, 테스트용 소켓(400) 또는 테스트 장치(310)에 다수의 포고 핀(pogo pin)을 삽입하여 상호간 전기적으로 접촉하도록 할 수도 있다.
상기 테스트용 소켓(400)을 매개로 하여 웨이퍼(100)는 범용 테스트 인터페 이스 보드(310)와 전기적으로 연결되어 테스트가 수행될 수 있다. 웨이퍼 상의 전극 단자(102)의 피치와 범용 테스트 인터페이스 보드 상의 전극 단자(320)의 피치와의 차이는 테스트용 소켓(400)의 솔더 범프(430a, 430b) 및 전극 단자(440)에 의하여 극복된다. 이를 위하여 상기 전극 단자(440)의 피치는 피테스트 장치인 웨이퍼(100)의 전극 단자(102)의 피치와 대응되도록 형성하고, 상기 솔더 범프(430a, 430b)의 피치는 범용 테스트 인터페이스 보드 상의 전극 단자(320)의 피치와 대응되도록 형성한다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치 테스트용 소켓을 도시한 것으로, 기판(410) 하면에 전도성 및 탄성을 갖는 유연성(flexible) 도전층(450)이 추가적으로 형성되어 있다.
상기 유연성 전도층(450)은 탄성을 갖기 때문에 피테스트 장치 또는 웨이퍼 상의 솔더 범프에 가해지는 충격을 완화시킬 수 있다. 또한, 웨이퍼 또는 반도체 칩 상의 복수의 솔더 범프 간에 높이 차이가 있는 경우에도 테스트용 소켓의 전극 단자(440)에 안정적으로 전기적인 접촉이 이루어지도록 한다. 그 결과 반복적인 테스트를 수행하더라도 신뢰성 있는 결과를 얻을 수 있으며, 피테스트 장치 또는 웨이퍼에 물리적인 손상이 발생하는 것을 최소화시킴으로써 제품 신뢰성을 증가시킨다.
상기 유연성 도전층(450)은 예를 들어 절연성 물질에 국부적으로 도전 입자가 충진된 복합 구조로 형성될 수 있다. 도 10을 참조하면, 테스트용 소켓의 기판 하부의 전극 단자(440)와 인접한 부위에 전도성 입자(455)가 분산되어 있어 피테스 트 장치 또는 웨이퍼 상의 솔더 범프(104)가 상기 전극 단자(440)와 전기적으로 연결될 수 있다. 즉, 상기 유연성 도전층은 도 11에 도시한 바와 같이, 절연 물질(452)에 도전 입자(451)가 국부적으로 분산된 레이어(450a)로 형성할 수 있다.
또한, 상기 유연성 도전층은 도 12에 도시한 바와 같이 절연 물질(452)에 미세한 금속 바(bar)(454)가 경사져 국부적으로 삽입되어 있는 레이어(450b)로 형성할 수도 있을 것이다.
한편, 상기 유연성 도전층으로 도 13에 도시한 바와 같은 이방성 도전 필름(ACF: anisotropic conductive film)(450c)을 사용할 수도 있다. 이방성 도전 필름은 외력(F)이 가해지면 일방향으로만 전기적으로 도통(E)되는 특성을 가지고 있다. 따라서, 웨이퍼나 반도체 칩의 테스트시 테스트용 소켓을 웨이퍼 또는 반도체 칩 상면의 솔더 범프에 접촉시켜 소정 압력을 가하는 것만으로 전기적인 도통을 실현시킬 수 있다. 또한, 상기 필름은 탄성을 갖고 있기 때문에 솔더 범프의 손상을 억제하고, 복수의 솔더 범프에서 높이 차이를 완화시킬 수 있다는 장점이 있다.
도 14a는 본 발명의 반도체 장치 테스트용 소켓 하부에 추가로 배치되는 제2기판(460)을 도시한 것이다. 이 제2기판은 도 7의 테스트 소켓 하부에 배치되어 웨이퍼 또는 반도체 칩 상면의 솔더 범프와의 전기적인 접촉을 더욱 향상시키며, 특히 솔더 범프에 가해지는 물리적인 압력을 완화시키고 솔더 범프간의 높이 차이를 극복할 수 있다.
상기 제2기판(460)은 절연성 탄성 재질로 형성하는 것이 바람직하며, 내부에는 복수의 비어홀(465)이 형성된다. 이 비어홀(465)은 제1기판의 비어홀과는 달리 전도성 물질이 완전히 충진될 필요가 없고 비어홀(465) 내면에만 전도성 코팅층(470)이 형성되는 것이 바람직하다.
또한, 상기 비어홀(465)은 도 14b에서 알 수 있는 바와 같이 양단의 폭(W1) 보다 내부 중앙의 폭(W2)이 더 좁게 형성되는 것이 바람직하다. 또한, 전도성 코팅층(470)을 비어홀(465) 내부 뿐만 아니라 제2기판(460)의 표면에까지 연장되도록 형성하여 비어홀에 삽입되는 솔더 범프 등의 전극부와의 접촉을 더욱 용이할 수 있다.
따라서, 본 실시예에 따른 테스트용 소켓은 피테스트 장치 또는 웨이퍼의 솔더 범프가 보다 넓은 접촉 면적으로 전기적인 도통이 이루어질 수 있다. 도 15는 이러한 전기적인 도통을 모식적으로 도시한 것으로, 피테스트되는 웨이퍼 상의 솔더 범프(104)가 상기 제2기판(460)의 비어홀의 전도성 코팅층(470)의 하부에 전기적으로 접촉하며, 전도성 코팅층(470)의 상부에는 테스트 소켓의 전극 단자(440)가 전기적으로 접촉하고 있다. 제2기판(460)으로 유연성 재질을 사용함으로써 솔더 범프(104) 또는 전극 단자(440)가 비어홀(465) 내부로 진입하여 접촉하더라도 물리적인 충격을 완화시킬 수 있다.
이와 같이, 본 발명에 따른 반도체 장치 테스트용 소켓은 피테스트 장치 또는 웨이퍼에 손상을 최소화시키면서도 안정적인 전기적 접촉을 가능하게 하여, 신뢰성 있는 웨이퍼 테스트를 실현할 수 있다.
본 발명에 따른 반도체 장치 테스트용 소켓은 잘 알려져 있는 반도체 공정을 응용하여 제조할 수 있다. 이하에서는 도 7의 실시예에 따른 테스트용 소켓을 예로 들어 제조 방법을 설명하고자 하며, 다른 실시예에 다른 테스트용 소켓의 경우 예시적인 공정을 응용하여 제조할 수 있음을 당업자라면 이해할 수 있을 것이다.
도 16은 본 발명의 반도체 장치 테스트용 소켓의 기판(410)을 도시한다. 이 기판(410)은 반도체 웨이퍼를 사용할 수도 있으며, 유연성 및 절연성을 가진 고분자 내지 플라스틱 물질을 사용하여 형성할 수도 있을 것이다.
준비된 기판에 복수의 비어홀(420')을 형성한다(도 17). 비어홀은 예를 들어, 물리적 또는 화학적 식각을 통해 형성할 수 있을 것이다.
다음으로, 비어홀(420) 내부에 전도성 물질을 충진한다(도 18). 전도성 물질의 충진은 예를 들어, 전해 도금 또는 무전해 도금 공정, 스크린 프린팅(screen printing) 공정, 솔더 젯(solder jet) 공정을 이용할 수 있다. 또한, HDI(high density interconnection) build-up 공법을 이용할 수도 있다. 비어홀의 충진 후, CMP(chenmical mechanical polishing) 또는 웨이퍼 폴리싱 (wafer polishing)을 통해 전도성 물질이 충진된 기판 표면을 평탄화시킬 수 있다. 이와 같은 평탄화 단계는 이후의 재배치 공정을 용이하게 한다.
도 19는 기판(410) 표면의 재배치 도전층(425) 형성 단계를 도시한 것이다. 재배치 도전층은 테스트시 테스트용 소켓 상부에 배치되는 테스트 보드 상의 전극 단자의 피치와 대응되도록 소정 길이의 전도성 패턴으로 형성한다.　재배치 패턴의 형성은 예를 들어, 기판 상면에 상부 금속층 및 하부 금속층을 형성한 후, 상기 상부 및 하부 금속층을 포토레지스트 공정을 통해 패턴화 시킬 수 있다. 또한, 상기 재배치 패턴 형성은 도금, 무전해 도금, 스크린 프린팅, 잉크 젯 기술 등의 금속 배선을 형성하는 다양한 공정을 이용할 수 있다.
본 발명에서는 비어홀과 재배치 도전층을 유기적으로 배치하여 미세 피치의 반도체 소자의 테스트를 가능하게 한다. 상기 비어홀의 위치, 재배치 도전층의 배치 구조는 피테스트 소자의 전극 단자의 위치나 형태에 따라 다양하게 변화될 수 있을 것이다.
다음으로, 기판 상부에 절연층(412)을 형성하여 상기 재배치 도전층(425)을 국부적으로 노출시킨 후(도 20), 노출된 재배치 도전층에 솔더 범프(430)를 형성한다(도 21).
상기 솔더 범프(104)는 예를 들어, Au, Ni, Cu, Sn, Pd, 공융점 솔더(Eutectic solder : Sn/37Pb), 고융점 솔더(High Lead solder : Sn/95Pb), 납이 없는 2원계 이상의 Sn-계 솔더(Lead free solder : Sn/Ag, Sn/Cu, Sn/Zn, Sn/Zn/Bi, Sn/Zn/Bi, Sn/Ag/Cu, Sn/Ag/Bi 등) 중 어느 하나로 이루어질 수 있다.
또한, 상기 솔더 범프(430)는 전해 도금(electro plating) 공정, 무전해 도금(electroless plating) 공정, 열 증착(evaporation) 공정, 볼 어태치(ball attach) 공정, 스크린 프린팅(screen printing) 공정, 솔더 젯(solder jet) 공정 등을 통해 형성될 수 있으며, 솔더 형성 후 리플로우(reflow) 공정을 더 포함할 수 있다.
상기 전극 단자(440)는 웨이퍼 또는 반도체 칩의 전극 패드에 형성된 솔더 범프에 손상을 주지 않으면서, 그 자체로 범프 높이의 편차를 어느 정도 해소시킬 수 있는 소프트한 재료로 형성하며, 반도체 칩 또는 웨이퍼 상의 전극 패드에 형성 된 솔더 범프의 형태에 따라 다양한 모양으로 형성하여 접촉 면적이 최대화되도록 하는 것이 바람직하다.
다음으로, 기판 하부에 절연층(414)을 형성하여 상기 비어홀(420)을 노출시킨 후(도 22), 노출된 부위에 전극 단자(440)를 형성한다(도 23). 상기 전극 단자(440)는 웨이퍼 또는 반도체 칩의 전극 단자(전극 패드)에 형성되는 솔더 범프에 손상을 주지 않으면서 그 자체로 범프 높이의 편차를 어느 정도 해소시킬 수 있는 소프트(soft)한 재료로 형성하며, 웨이퍼의 솔더 범프의 형태에 따라 다양한 모양으로 형성하여 접촉 면적이 최대화되도록 하는 것이 바람직하다.
도시되지는 않았지만, 상기 솔더 범프(430)의 하부 또는 전극 단자(440)의 상부에는 하나 이상의 하부 금속층 및 상부 금속층을 형성하여 전기적 특성을 더욱 향상시킬 수 있다.
상기 하부 금속층 또는 상부 금속층은 예를 들어 구리(Cu), 구리 합금(Cu-alloy), 안티몬(Sb), 안티몬 합금(Sb-alloy), 인듐(In), 인듐합금(In-alloy), 주석(Sn), 주석 합금(Tin-alloy), 비스무스(Bi), 비스무스 합금(Bi-alloy), 금(Au), 금합금(Au-alloy), 니켈(Ni), 니켈 합금(Ni-alloy), 팔라듐(Pd), 팔라듐 합금(Pd-alloy), 티타늄(Ti), 티타늄 합금(Ti-alloy), 알루미늄(Al), 알루미늄 합금(Al-alloy), 크롬(Cr), 크롬 합금(Cr-alloy), 금(Au), 그리고 금 합금(Au-alloy) 중 적어도 어느 하나 이상으로 이루어지는 1층 이상의 금속층을 포함할 수 있다.
이상에서 바람직한 실시예를 통하여 본 발명을 예시적으로 설명하였으나, 본 발명은 이와 같은 특정 실시예에만 한정되는 것은 아니며 본 발명에서 제시한 기술 적 사상, 구체적으로는 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있을 것이다.
도 1은 종래의 반도체 장치 테스트 공정을 도시한 순서도.
도 2는 반도체 공정이 완료된 웨이퍼를 도시한 단면도.
도 3은 패키지 공정이 완료된 개별 반도체 장치를 보인 단면도.
도 4는 종래의 개별 패키지 단위의 테스트 방법을 도시한 모식도.
도 5는 니들 타입 테스트 방식에서의 솔더 범프 손상을 보인 모식도.
도 6은 본 발명에 따른 반도체 장치 테스트 공정을 도시한 순서도.
도 7은 본 발명의 일실시예에 따른 테스트용 소켓을 보인 단면도.
도 8은 본 발명의 테스트용 소켓을 이용한 반도체 장치 테스트 과정을 보인 모식적 단면도.
도 9는 본 발명의 다른 실시예에 따른 테스트용 소켓을 보인 단면도.
도 10은 도 9의 부분 확대도.
도 11 내지 13은 본 발명의 테스트용 소켓의 유연성 도전층의 다양한 예를 보인 단면도.
도 14a 및 14b는 본 발명의 테스트용 소켓 하부에 배치되는 제2기판을 보인 단면도.
도 15는 제2기판을 사용하여 솔더 범프가 전기적으로 접촉한 모습을 보인 확대도.
도 16 내지 23은 본 발명의 일실시예에 따른 반도체 장치 테스트 소켓 제조 방법을 보인 공정도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
100:웨이퍼 310:테스트 인터페이스 보드
400:테스트용 소켓 410:기판
412:절연층 414:절연층
420:비어홀 425:재배치 도전층
430:솔더 범프 440:전극 단자
450:유연성 도전층 460:유연성 제2기판

Claims (32)

  1. 내부에 복수의 비어홀이 형성되어 있고 상기 비어홀을 관통하여 전도성 물질이 충진되어 있는 기판과,
    상기 기판 상면에 형성되며 상기 복수의 비어홀의 전도성 물질과 각각 전기적으로 연결되는 복수의 제1도전부와,
    상기 기판 하면에 형성되며 상기 복수의 비어홀의 전도성 물질과 각각 전기적으로 연결되는 복수의 제2도전부를 포함하며,
    상기 복수의 제1도전부 사이의 피치는 상기 복수의 제2도전부 사이의 피치 보다 큰 것을 특징으로 하는
    반도체 장치 테스트용 소켓.
  2. 제1항에 있어서, 상기 제1도전부는 솔더 범프인 것을 특징으로 하는 반도체 장치 테스트용 소켓.
  3. 제1항에 있어서, 상기 제2도전부는 상기 기판 하면으로부터 돌출되어 형성되는 반도체 장치 테스트용 소켓.
  4. 제3항에 있어서, 상기 제2도전부는 탄성을 갖는 것을 특징으로 하는 반도체 장치 테스트용 소켓.
  5. 삭제
  6. 제1항에 있어서, 상기 기판 표면에 형성되며 상기 비어홀로부터 제1도전부 또는 제2도전부를 전기적으로 연결하는 재배치 도전층을 포함하는 반도체 장치 테스트용 소켓.
  7. 제1항에 있어서, 상기 기판 상면 및 하면에 형성되며, 제1도전부와 제2도전부를 노출시키는 절연층을 포함하는 반도체 장치 테스트용 소켓.
  8. 제1항에 있어서, 상기 기판은 절연성 물질인 것을 특징으로 하는 반도체 장치 테스트용 소켓.
  9. 제1항에 있어서, 상기 기판 하면에 탄성을 갖는 도전층을 더 포함하는 반도체 장치 테스트용 소켓.
  10. 제9항에 있어서, 상기 도전층은 절연 물질에 도전 입자가 분산되어 있는 반도체 장치 테스트용 소켓.
  11. 제9항에 있어서, 상기 도전층은 절연 물질에 미세한 금속 바가 경사져 삽입되어 있는 반도체 장치 테스트용 소켓.
  12. 제9항에 있어서, 상기 도전층은 이방성 도전 필름인 반도체 장치 테스트용 소켓.
  13. 제1항에 있어서, 상기 기판 하부에 배치되는 또 다른 기판으로서, 내부에 복수의 비어홀이 형성되어 있고 상기 비어홀 내면에 전도성 물질이 코팅되어 있는 탄성을 지닌 절연성 기판을 더 포함하는 반도체 장치 테스트용 소켓.
  14. 제13항에 있어서, 상기 비어홀은 양단 보다 중앙의 폭이 좁은 것을 특징으로 하는 반도체 장치 테스트용 소켓.
  15. 제13항에 있어서, 상기 비어홀에 코팅되는 전도물 물질은 비어홀의 양단을 지나 상기 절연성 기판 상면으로 확장되어 코팅되는 반도체 장치 테스트용 소켓.
  16. 제1항에 있어서, 상기 기판은 Si, GaAs 등의 경질 기판 또는 유연성 및 절연성을 지닌 고분자 기판인 반도체 장치 테스트용 소켓.
  17. 기판을 준비하는 단계,
    상기 기판에 복수의 비어홀을 형성하는 단계,
    상기 비어홀 내부에 전도성 물질을 적어도 부분적으로 충진하는 단계,
    상기 기판의 일면에 상기 비어홀로부터 전기적으로 연결되는 재배치 도전층을 형성하는 단계,
    상기 재배치 도전층의 일단에 제1도전부를 형성하는 단계를 포함하는
    반도체 장치 테스트 소켓 제조 방법.
  18. 제17항에 있어서, 상기 기판의 일면을 CMP 또는 폴리싱에 의하여 평탄화하는 단계를 더 포함하는 반도체 장치 테스트 소켓 제조 방법.
  19. 제17항에 있어서, 상기 재배치 도전층을 국부적으로 노출시키는 절연층을 형성하는 단계를 더 포함하는 반도체 장치 테스트 소켓 제조 방법.
  20. 제17항에 있어서, 상기 기판의 다른 면에 상기 비어홀과 전기적으로 연결되는 제2도전부를 형성하는 단계를 더 포함하는 반도체 장치 테스트 소켓 제조 방법.
  21. 제17항에 있어서, 상기 기판의 다른 면에 탄성을 지닌 유연성 도전층을 형성하는 단계를 더 포함하는 반도체 장치 테스트 소켓 제조 방법.
  22. 제17항에 있어서, 상기 제1도전부는 솔더 범프인 것을 특징으로 하는 반도체 장치 테스트 소켓 제조 방법.
  23. 제22항에 있어서, 상기 솔더 범프는 전해 도금, 무전해 도금, 스크린 프린팅, 솔더 젯, 또는 볼 어태치 공정으로 형성하는 것을 특징으로 하는 반도체 장치 테스트 소켓 제조 방법.
  24. 제 22항에 있어서, 상기 솔더 범프의 재료는 Au, Ni, Cu, Sn, Pd, 공융점 솔더(Eutectic solder : Sn/37Pb), 고융점 솔더(High Lead solder : Sn/95Pb), 납이 없는 2원계 이상의 Sn-계 솔더(Lead free solder : Sn/Ag, Sn/Cu, Sn/Zn, Sn/Zn/Bi, Sn/Zn/Bi, Sn/Ag/Cu, Sn/Ag/Bi) 중 어느 하나로 이루어질 수 있다.
  25. 제22항에 있어서, 상기 솔더 범프 하부에 구리(Cu), 구리 합금(Cu-alloy), 안티몬(Sb), 안티몬 합금(Sb-alloy), 인듐(In), 인듐합금(In-alloy), 주석(Sn), 주석 합금(Tin-alloy), 비스무스(Bi), 비스무스 합금(Bi-alloy), 금(Au), 금합금(Au-alloy), 니켈(Ni), 니켈 합금(Ni-alloy), 팔라듐(Pd), 팔라듐 합금(Pd-alloy), 티타늄(Ti), 티타늄 합금(Ti-alloy), 알루미늄(Al), 알루미늄 합금(Al-alloy), 크롬(Cr), 크롬 합금(Cr-alloy), 금(Au), 그리고 금 합금(Au-alloy) 중 적어도 어느 하나 이상으로 이루어지는 1층 이상의 금속층을 형성하는 단계를 더 포함하는 반도체 장치 테스트 소켓 제조 방법.
  26. 제17항에 있어서, 상기 비어홀에 전해 도금, 무전해 도금, 스크린 프린팅, 또는 솔더 젯 공정으로 전도성 물질을 충진하는 것을 특징으로 하는 반도체 장치 테스트 소켓 제조 방법.
  27. 제17항에 있어서, 상기 제1전극부는 솔더 본딩을 위한 전극 패드인 것을 특징으로 하는 반도체 장치 테스트 소켓 제조 방법.
  28. 제17항에 있어서, 상기 제1전극부는 외부의 테스트 기판과 전기적으로 연결되는 포고핀 것을 특징으로 하는 반도체 장치 테스트 소켓 제조 방법.
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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WO2018080012A1 (ko) * 2016-10-27 2018-05-03 덕산하이메탈(주) 솔더볼 및 이를 이용한 반도체 패키지
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