JPH0271522A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0271522A JPH0271522A JP63221452A JP22145288A JPH0271522A JP H0271522 A JPH0271522 A JP H0271522A JP 63221452 A JP63221452 A JP 63221452A JP 22145288 A JP22145288 A JP 22145288A JP H0271522 A JPH0271522 A JP H0271522A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 229910052751 metal Inorganic materials 0.000 claims abstract description 45
- 239000002184 metal Substances 0.000 claims abstract description 45
- 238000000034 method Methods 0.000 claims abstract description 23
- 238000012360 testing method Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 230000004888 barrier function Effects 0.000 abstract description 24
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 abstract description 9
- 239000010931 gold Substances 0.000 abstract description 9
- 229910052737 gold Inorganic materials 0.000 abstract description 9
- 229910052782 aluminium Inorganic materials 0.000 abstract description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 8
- 230000002950 deficient Effects 0.000 abstract description 8
- 238000000605 extraction Methods 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 5
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- LKTZODAHLMBGLG-UHFFFAOYSA-N alumanylidynesilicon;$l^{2}-alumanylidenesilylidenealuminum Chemical compound [Si]#[Al].[Si]#[Al].[Al]=[Si]=[Al] LKTZODAHLMBGLG-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 101000617550 Dictyostelium discoideum Presenilin-A Proteins 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＴＡＢ （Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄ
ｉｎｇ ）等の外部引き出し用平板状リードと圧着され
るバンブを有する半導体装置の製造方法の改良に関し、
バンプ形成前に半導体装置素子の電気試験をなし、良品
の半導体装置素子上のみに良質のバリヤ層を有するバン
ブを形成して、経済的利益を高めるとともに信転性を高
めることを可能とする半導体装置の製造方法を提供する
ことを目的とし、素子の形成された半導体基板上に形成
された絶縁膜に形成された開口に形成された外部引き出
し電極用金属パッド上に金属層を形成し、この金属層を
介して、前記の半導体基板上に形成された素子の電気試
験をなした後、前記の金属層を除去し、前記の金属パッ
ド上にバンブを形成するように構成する。
ｉｎｇ ）等の外部引き出し用平板状リードと圧着され
るバンブを有する半導体装置の製造方法の改良に関し、
バンプ形成前に半導体装置素子の電気試験をなし、良品
の半導体装置素子上のみに良質のバリヤ層を有するバン
ブを形成して、経済的利益を高めるとともに信転性を高
めることを可能とする半導体装置の製造方法を提供する
ことを目的とし、素子の形成された半導体基板上に形成
された絶縁膜に形成された開口に形成された外部引き出
し電極用金属パッド上に金属層を形成し、この金属層を
介して、前記の半導体基板上に形成された素子の電気試
験をなした後、前記の金属層を除去し、前記の金属パッ
ド上にバンブを形成するように構成する。
本発明は、ＴＡＢ （Ｔａｐｅ Ａｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ）等の外部引き出し用平板状リードと
圧着されるバンプを有する半導体装置の製造方法の改良
に関する。
Ｂｏｎｄｉｎｇ）等の外部引き出し用平板状リードと
圧着されるバンプを有する半導体装置の製造方法の改良
に関する。
ＴＡＢ等の外部引き出し用平板状リードと圧着されるバ
ンブを有する半導体装置の従来技術に係るバンブ形成工
程を図を参照して説明する。
ンブを有する半導体装置の従来技術に係るバンブ形成工
程を図を参照して説明する。
第２図参照
素子の形成された半導体基板１上に周知の方法を使用し
て配線材料のアルミニウム等よりなる金属パッド３を形
成し、全面にＰＳＧ等の絶縁膜４を形成し、これを選択
的にエツチングして金属パッド３上に開口５を形成する
。
て配線材料のアルミニウム等よりなる金属パッド３を形
成し、全面にＰＳＧ等の絶縁膜４を形成し、これを選択
的にエツチングして金属パッド３上に開口５を形成する
。
第３図参照
全面に蒸着法等を使用してチタン、窒化チタン、チタン
タングステン等よりなるバリヤ層６を形成し、次いで、
レジスト層９を形成し、フォトリソグラフィー法を使用
してバンブ形成領域に開口を形成し、バリヤ層６を一方
の電極とし、レジスト層９をマスクとして電気メツキを
なし、金等よりなるバンブ１０を形成する０次いで、レ
ジスト層９を溶解・除去し、バンブ１０に覆われていな
い領域のバリヤ層６をエツチング除去する。各半導体装
置素子の電気試験は、金等よりなるバンブ１０に電気試
験用針を接触して実行する。
タングステン等よりなるバリヤ層６を形成し、次いで、
レジスト層９を形成し、フォトリソグラフィー法を使用
してバンブ形成領域に開口を形成し、バリヤ層６を一方
の電極とし、レジスト層９をマスクとして電気メツキを
なし、金等よりなるバンブ１０を形成する０次いで、レ
ジスト層９を溶解・除去し、バンブ１０に覆われていな
い領域のバリヤ層６をエツチング除去する。各半導体装
置素子の電気試験は、金等よりなるバンブ１０に電気試
験用針を接触して実行する。
ところで、高価な金等よりなるバンブが形成された後に
、半導体装置素子の電気試験がなされて不良品が発見さ
れると、不良品のバンブをなす金等は洗い流して再利用
することはできるが、いづれにせよ、経済的負担が大き
い。高価な金等よりなるバンブが形成される前に電気試
験をなし、良品の半導体装置素子上のみにバンブを形成
するようにすれば、経済的利益が大きくなる。
、半導体装置素子の電気試験がなされて不良品が発見さ
れると、不良品のバンブをなす金等は洗い流して再利用
することはできるが、いづれにせよ、経済的負担が大き
い。高価な金等よりなるバンブが形成される前に電気試
験をなし、良品の半導体装置素子上のみにバンブを形成
するようにすれば、経済的利益が大きくなる。
第４図参照
それを実現するには、バンブ１０が形成される前の外部
引き出し電極用金属パッド３を利用し、この金属パッド
３に電気試験用針１１を接触させて電気試験をなし、良
品の半導体装置素子のみにバンブを形成する方法が考え
られる。
引き出し電極用金属パッド３を利用し、この金属パッド
３に電気試験用針１１を接触させて電気試験をなし、良
品の半導体装置素子のみにバンブを形成する方法が考え
られる。
第５図参照
ところが、アルミニウム等からなる金属パッド３に電気
試験用針１１を接触させると、金属パッド３の表面に凹
凸状の接触痕が形成される。表面に凹凸のある金属パッ
ド３上にバリヤ層６を形成すると、バリヤＮ６は一定の
膜厚をもって均一に形成されず、局部的に薄く、または
、欠落して形成され、バリヤ層として十分機能しないこ
とがある。
試験用針１１を接触させると、金属パッド３の表面に凹
凸状の接触痕が形成される。表面に凹凸のある金属パッ
ド３上にバリヤ層６を形成すると、バリヤＮ６は一定の
膜厚をもって均一に形成されず、局部的に薄く、または
、欠落して形成され、バリヤ層として十分機能しないこ
とがある。
また、バリヤ層６上に形成されるバンブ１０の表面も凹
凸状となり、平板状リードとの圧着が良好になされない
ことがある。
凸状となり、平板状リードとの圧着が良好になされない
ことがある。
本発明の目的は、この欠点を解消することにあり、バン
ブ形成前に半導体装置素子の電気試験をなし、良品の半
導体装置素子上のみに良質のバリヤ層を有するバンブを
形成して、経済的利益を高めるとともに信転性を高める
ことを可能とする半導体装置の製造方法を提供すること
にある。
ブ形成前に半導体装置素子の電気試験をなし、良品の半
導体装置素子上のみに良質のバリヤ層を有するバンブを
形成して、経済的利益を高めるとともに信転性を高める
ことを可能とする半導体装置の製造方法を提供すること
にある。
上記の目的は、素子の形成された半導体基板（１）上に
形成された絶縁膜（４）に形成された開口（５）に形成
された外部引き出し電極用金属パッド（３）上に金属層
（７）を形成し、この金属層（７）を介して、前記の半
導体基板（１）上に形成された素子の電気試験をなした
後、前記の金属層（７）を除去し、前記の金属パッド（
３）上にバンブ（１０）を形成する半導体装置の製造方
法によって達成される。
形成された絶縁膜（４）に形成された開口（５）に形成
された外部引き出し電極用金属パッド（３）上に金属層
（７）を形成し、この金属層（７）を介して、前記の半
導体基板（１）上に形成された素子の電気試験をなした
後、前記の金属層（７）を除去し、前記の金属パッド（
３）上にバンブ（１０）を形成する半導体装置の製造方
法によって達成される。
本発明に係る半導体装置の製造方法においては、素子の
形成された半導体基板１上に形成された外部引き出し電
極用金属パッド３上にアルミニウム等よりなる金属層７
を形成し、この金属層７を介して素子の電気試験をなし
た後、この金属層７を除去し、良品の半導体装置素子上
のみに金等よりなるバンブを形成するので経済的利益が
得られるとともに、均一な膜厚を有するバリヤ層を介し
て良質のバンブ１０を形成することができる。
形成された半導体基板１上に形成された外部引き出し電
極用金属パッド３上にアルミニウム等よりなる金属層７
を形成し、この金属層７を介して素子の電気試験をなし
た後、この金属層７を除去し、良品の半導体装置素子上
のみに金等よりなるバンブを形成するので経済的利益が
得られるとともに、均一な膜厚を有するバリヤ層を介し
て良質のバンブ１０を形成することができる。
以下、図面を参照しつ＼、本発明に係る半導体装置の製
造方法の２つの実施例について説明する。
造方法の２つの実施例について説明する。
第」」殊
第１ａ図参照
素子の形成された半導体基板１上に、周知の方法を使用
して外部引き出し電極用のアルミニウム等よりなる金属
パッド３を形成する。
して外部引き出し電極用のアルミニウム等よりなる金属
パッド３を形成する。
全面にＰＳＧ等の絶縁膜４を形成し、これを選択的にエ
ツチングして金属パッド３上に開口５を形成する。
ツチングして金属パッド３上に開口５を形成する。
第１ｂ図参照
蒸着法等を使用してチタン、窒化チタン、チタンタング
ステン等よりなるバリヤ層６を金属パッド３に接触して
５００〜３．０００人厚定形成し、その上に蒸着法等を
使用してアルミニウム、アルミニウムシリサイド等の金
属層７を１ｎ厚程度に形成する。レジストＮ６と金属層
７とを選択的にドライエツチング法等を使用してエツチ
ングし、金属パッド３上を除く領域から前記のバリヤ層
６と金属層７とを除去する。なお、バリヤ層６は省略す
ることも可能である。
ステン等よりなるバリヤ層６を金属パッド３に接触して
５００〜３．０００人厚定形成し、その上に蒸着法等を
使用してアルミニウム、アルミニウムシリサイド等の金
属層７を１ｎ厚程度に形成する。レジストＮ６と金属層
７とを選択的にドライエツチング法等を使用してエツチ
ングし、金属パッド３上を除く領域から前記のバリヤ層
６と金属層７とを除去する。なお、バリヤ層６は省略す
ることも可能である。
第１ｃ図参照
金属層７上に電気試験用針を接触して半導体装置素子の
電気試験をなした後、リン酸、王水等を使用して金属層
７を除去する。
電気試験をなした後、リン酸、王水等を使用して金属層
７を除去する。
第１ｄ図参照
蒸着法等を使用して全面にチタン、窒化チタン、チタン
タングステン、パラジウム等の第２のバリヤ層８を５０
０〜３，０００人厚定形成し、次いで、レジスト層９を
形成し、フォトリソグラフィー法を使用して良品の半導
体装置素子の金属パッド３上のみに開口を形成し、第２
のバリヤＮ８を一方の電極として電気メツキをなし、金
等よりなるバンプ１０を形成する。
タングステン、パラジウム等の第２のバリヤ層８を５０
０〜３，０００人厚定形成し、次いで、レジスト層９を
形成し、フォトリソグラフィー法を使用して良品の半導
体装置素子の金属パッド３上のみに開口を形成し、第２
のバリヤＮ８を一方の電極として電気メツキをなし、金
等よりなるバンプ１０を形成する。
レジスト層９を除去し、バンプ１０に覆われていない領
域の第２のバリヤ層８をエツチング除去する。
域の第２のバリヤ層８をエツチング除去する。
】」シ医
多層配線を有する半導体装置の最上層配線上にバンプを
形成する場合について、以下に説明する。
形成する場合について、以下に説明する。
第６図参照
１は素子の形成された半導体基板であり、４はＰＳＧ等
の絶縁膜であり、１２は基板ｌに接触して絶縁膜４を介
して形成された下層配線であり、１３はＰＳＧ等の第２
の絶縁膜であり、１４はチタン、窒化チタン、チタンタ
ングステン等よりなる厚さ５００〜３，０００人程度の
バリヤ層であり、１５はバリヤ層１４を介して下層配Ｍ
１３と接触するアルミニウム等よりなる厚さ１ｎ程度の
上層配線である。
の絶縁膜であり、１２は基板ｌに接触して絶縁膜４を介
して形成された下層配線であり、１３はＰＳＧ等の第２
の絶縁膜であり、１４はチタン、窒化チタン、チタンタ
ングステン等よりなる厚さ５００〜３，０００人程度の
バリヤ層であり、１５はバリヤ層１４を介して下層配Ｍ
１３と接触するアルミニウム等よりなる厚さ１ｎ程度の
上層配線である。
この状態で、上層配線１５に電気試験用針を接触して半
導体装置素子の電気試験を実行する。
導体装置素子の電気試験を実行する。
第７図参照
電気試験終了後、表面に電気試験用針の接触痕が形成さ
れた上層配ｖＡ１５をリン酸、王水等を使用して除去し
、改めてアルミニウム、アルミニウムシリサイド等より
なるｌｕ厚程度の上層配線１６を形成し、全面に、ＰＳ
Ｇ等の第３の絶縁膜１７を形成し、これを選択的にエツ
チングしてパッド形成領域に開口を形成し、チタン、窒
化チタン、チタンタングステン、パラジウム等の第２の
バリヤ層８を蒸着法等を使用して５００〜３，０００人
程度に形成し、その上にレジスト層９を形成してバンブ
形成領域に開口を形成し、第２のバリヤ層８を一方の電
極として電気メツキをなし、金等よりなるバンプｌＯを
形成する。レジスト層９を除去し、バンプ１０に覆われ
ていない領域の第２のバリヤ層８をエツチング除去する
。
れた上層配ｖＡ１５をリン酸、王水等を使用して除去し
、改めてアルミニウム、アルミニウムシリサイド等より
なるｌｕ厚程度の上層配線１６を形成し、全面に、ＰＳ
Ｇ等の第３の絶縁膜１７を形成し、これを選択的にエツ
チングしてパッド形成領域に開口を形成し、チタン、窒
化チタン、チタンタングステン、パラジウム等の第２の
バリヤ層８を蒸着法等を使用して５００〜３，０００人
程度に形成し、その上にレジスト層９を形成してバンブ
形成領域に開口を形成し、第２のバリヤ層８を一方の電
極として電気メツキをなし、金等よりなるバンプｌＯを
形成する。レジスト層９を除去し、バンプ１０に覆われ
ていない領域の第２のバリヤ層８をエツチング除去する
。
以上説明せるとおり、本発明に係る半導体装置の製造方
法においては、素子の形成された半導体基板上に形成さ
れた金属パッド上に金属層を形成し、この金属層を介し
て半導体装置素子の試験をなした後、この金属層を除去
して、金属パッド上にバンプを形成するので、良品の半
導体装置素子上のみに良質のバリヤ層を有するバンプを
形成することができ、経済的利益を高めるとともに信幀
性を高めることができる。
法においては、素子の形成された半導体基板上に形成さ
れた金属パッド上に金属層を形成し、この金属層を介し
て半導体装置素子の試験をなした後、この金属層を除去
して、金属パッド上にバンプを形成するので、良品の半
導体装置素子上のみに良質のバリヤ層を有するバンプを
形成することができ、経済的利益を高めるとともに信幀
性を高めることができる。
第１ａ図〜第１ｄ図は、本発明の第１実施例に係る半導
体装置の製造方法の工程図である。 第２図、第３図は、従来技術に係る半導体装置の製造方
法の工程図である。 第４図は、電気試験用針を接触した状態を示す図である
。 第５図は、電気試験後に形成されたバンブを示す図であ
る。 第６図、第７図は、本発明の第２実施例に係る半導体装
置の製造方法の工程図である。 １２・ ・ ・ １３・ ・ ・ １４・ ・ ・ １５．１６・ １７・ ・ ・ 下層配線、 第２の絶縁膜、 バリヤ層、 ・・上層配線、 第３の絶縁膜。
体装置の製造方法の工程図である。 第２図、第３図は、従来技術に係る半導体装置の製造方
法の工程図である。 第４図は、電気試験用針を接触した状態を示す図である
。 第５図は、電気試験後に形成されたバンブを示す図であ
る。 第６図、第７図は、本発明の第２実施例に係る半導体装
置の製造方法の工程図である。 １２・ ・ ・ １３・ ・ ・ １４・ ・ ・ １５．１６・ １７・ ・ ・ 下層配線、 第２の絶縁膜、 バリヤ層、 ・・上層配線、 第３の絶縁膜。
Claims (1)
- 【特許請求の範囲】 素子の形成された半導体基板（１）上に形成された絶縁
膜（４）に形成された開口（５）に形成された外部引き
出し電極用金属パッド（３）上に金属層（７）を形成し
、 該金属層（７）を介して、前記半導体基板（１）上に形
成された素子の電気試験をなした後、前記金属層（７）
を除去し、 前記金属パッド（３）上にバンプ（１０）を形成する ことを特徴とする半導体装置の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221452A JPH0271522A (ja) | 1988-09-06 | 1988-09-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221452A JPH0271522A (ja) | 1988-09-06 | 1988-09-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0271522A true JPH0271522A (ja) | 1990-03-12 |
Family
ID=16766949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63221452A Pending JPH0271522A (ja) | 1988-09-06 | 1988-09-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0271522A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665639A (en) * | 1994-02-23 | 1997-09-09 | Cypress Semiconductor Corp. | Process for manufacturing a semiconductor device bump electrode using a rapid thermal anneal |
-
1988
- 1988-09-06 JP JP63221452A patent/JPH0271522A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665639A (en) * | 1994-02-23 | 1997-09-09 | Cypress Semiconductor Corp. | Process for manufacturing a semiconductor device bump electrode using a rapid thermal anneal |
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