KR100602097B1 - 반도체 소자 제조에 사용되는 비아 적층형 테스트 패턴레이아웃 - Google Patents

반도체 소자 제조에 사용되는 비아 적층형 테스트 패턴레이아웃 Download PDF

Info

Publication number
KR100602097B1
KR100602097B1 KR1020040117429A KR20040117429A KR100602097B1 KR 100602097 B1 KR100602097 B1 KR 100602097B1 KR 1020040117429 A KR1020040117429 A KR 1020040117429A KR 20040117429 A KR20040117429 A KR 20040117429A KR 100602097 B1 KR100602097 B1 KR 100602097B1
Authority
KR
South Korea
Prior art keywords
pad
metal layer
metal
metal layers
test pattern
Prior art date
Application number
KR1020040117429A
Other languages
English (en)
Other versions
KR20060078857A (ko
Inventor
안희백
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020040117429A priority Critical patent/KR100602097B1/ko
Publication of KR20060078857A publication Critical patent/KR20060078857A/ko
Application granted granted Critical
Publication of KR100602097B1 publication Critical patent/KR100602097B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

적어도 제1 금속층, 제2 금속층 및 제3 금속층의 다수의 금속층들이 겹쳐지되 금속층들 사이가 패드 비아(pad via)들로 전기적으로 연결된 제1 패드, 제1 패드의 최저층인 제1 금속층으로부터 연장되는 제1 연장부, 다수의 금속층들이 겹쳐지되 금속층들 사이가 수직 방향으로 이격되어 상호 간에 절연된 제2 패드, 제2 패드의 최저층인 제1 금속층을 제외한 다른 금속층들로부터 연장되되 제1 연장부에 중첩되는 제2 연장부들, 및 제2 연장부들 및 제1 연장부를 전기적으로 연결하는 적층 비아를 포함하는 반도체 소자 제조에 사용되는 비아 적층형 테스트 패턴 레이아웃을 제시한다.
테스트 패턴, 적층 비아, 패드

Description

반도체 소자 제조에 사용되는 비아 적층형 테스트 패턴 레이아웃{Layout of via stacked test pattern using in manufacturing semiconductor device}
도 1은 종래의 반도체 소자 제조에 사용되는 비아 적층형 테스트 패턴(via stacked test pattern)의 레이아웃(layout)을 설명하기 위해서 개략적으로 도시한 평면도이다.
도 2는 본 발명의 실시예에 따른 반도체 소자 제조에 사용되는 비아 적층형 테스트 패턴의 레이아웃을 설명하기 위해서 개략적으로 도시한 평면도이다.
본 발명은 반도체 소자 제조에 관한 것으로, 보다 상세하게는, 반도체 소자 제조에 사용되는 비아 적층형 테스트 패턴(via stacked test pattern)의 레이아웃(layout)에 관한 것이다.
반도체 소자를 제조할 때 제품의 하자가 있는 지를 검사하기 위해 웨이퍼(wafer)의 일정 부분에 테스트 패턴을 삽입하고 있다. 그런데, 이러한 테스트 패턴의 삽입에 사용되는 면적이 넓을 경우, 이러한 테스트 패턴이 차지하는 면적만큼 실제 제품의 생산 개수가 줄어들게 된다.
도 1은 종래의 반도체 소자 제조에 사용되는 비아 적층형 테스트 패턴(via stacked test pattern)의 레이아웃을 설명하기 위해서 개략적으로 도시한 평면도이다.
도 1을 참조하면, 종래의 반도체 소자 제품의 하자를 검사하기 위해 웨이퍼의 일정 부분에 삽입되는 테스트 패턴은, 적층된 비아(via)들의 저항을 확인하기 위한 구조로 도입될 수 있다. 예컨대, 최대 3개의 금속의 층들을 사용하는 공정에서, 적층된 비아 구조, 즉, 금속의 층들 사이의 콘택(contact)들을 수직으로 겹쳐서 배열한 콘택 구조의 저항을 확인하여 제품의 하자를 검사하고 있다.
이러한 테스트 패턴의 레이아웃은 도 1에 제시된 바와 같이, 3개의 패드들(10, 20, 30)들이 일련되게 배열되고, 이들 패드들(10, 20, 30) 사이에 각각 금속층들(40, 50, 60)이 각각 연장되고, 금속층들(40, 50, 60) 사이를 연결하는 비아들(70, 90)이 테스트 패턴을 구성하도록 배열되게 된다. 이때, 패드들(10, 20, 30)은 사용되는 모든 금속층들이 겹쳐지게 형성되며, 이러한 패드(10, 20, 30)들을 구성하는 금속층들은 제1 패드 비아(81) 및 제2 패드 비아(85)에 의해 전기적으로 연결되어 패드(10, 20, 30)들을 구성하게 된다.
구체적으로, 제1 패드(10)는 3개의 금속층들이 반도체 소자 제조에 사용될 경우, 금속1의 제1 금속층, 금속2의 제2 금속층 및 금속3의 제3 금속층이 겹쳐지게 패터닝되고, 이들 제1 금속층 패턴과 제2 금속층 패턴은 다수 개의 제1 패드 비아(81)에 의해서 전기적으로 연결되고, 제2 금속층 패턴은 다수 개의 제2 패드 비아(85)에 의해서 전기적으로 연결되어 제1 패드(10)가 구성되게 된다. 그럼에도 불구 하고, 제1 패드(10)로부터 인출되어 연장되는 층은 금속1로 이루어진 제1 금속층이 연장되며, 이러한 제1 금속층 연장부(40)는 이웃하는 제2 패드(20) 쪽으로 연장되게 된다.
제2 패드(20)는 제1 패드(10)와 마찬가지로 형성되며, 단지, 제1 패드(10) 쪽으로 단지 하나의 금속2로 이루어진 제2 금속층이 연장되며 이러한 제2 금속층 연장부(50)는 제1 금속층 연장부(40)와 겹쳐지게 된다. 이러한 제2 금속층 연장부(50)와 제1 금속층 연장부(40) 사이에는 실질적으로 층간 절연층이 형성되므로, 이들 사이의 전기적 연결 여부를 확인하여 줄 제1 테스트 비아(70)가 이들 두 제1 및 제2 금속층 연장부(40, 50) 사이의 겹쳐지는 부분에 설정된다. 이러한 제1 테스트 비아(70)는 실질적으로 테스트 패턴으로 이용되며, 제1 금속층과 제2 금속층의 두 금속층들을 사용하는 제품의 하자 여부를 검사하는 데 이용된다.
그런데, 3개의 금속층들을 사용하는 반도체 소자의 경우, 이러한 제2 패드(20)의 인근에 제3 패드(30)가 형성되게 된다. 제3패드(30) 또한 제1 및 제2 패드(10, 20)와 마찬가지로 형성되나, 제2 패드(20)에서는 제3 패드(30) 쪽으로 연장되는 제1 금속층 연장부(40)와 겹쳐지게 제2 패드(20) 쪽으로 연장되는 제3 금속층 연장부(60)가 설정된다. 이러한 제1 금속층 연장부(40)와 제3 금속층 연장부(60)가 겹쳐지는 위치에 제2 테스트 비아(90)가 설정되는 데, 제2 테스트 비아(90)는 실질적으로 제2 금속층에 의한 제1 비아와 제3 금속층에 의한 제2 비아가 적층된 비아 구조로 형성된다.
이러한 제2 테스트 비아(90)의 검사는 제2 패드(20)와 제3패드(30) 사이의 저항을 측정함으로써 이루어지는 데, 제2 테스트 비아(90)는 실질적으로 제1 금속층과 제3 금속층 사이에서(제2 금속층을 거쳐)의 제품의 하자 발생 여부를 검사하는 데 사용되게 된다.
그런데, 이와 같이 도 1에 제시된 바와 같은 테스트 패턴의 레이아웃은 반도체 소자를 제조하는 데 실질적으로 2개의 금속층들이 사용되던 또는 3개의 금속층들이 사용되던 구분하지 않고 일반적으로 사용되고 있다. 실질적으로 대부분의 파운드리(foundry) 회사에서는 제품에 따른 테스트 패턴 레이아웃의 수정 없이 도 1에 제시된 바와 같이 3개의 패드들이 일련된 레이아웃을 사용하고 있다. 이에 따라, 실질적으로 테스트 패턴이 차지하는 웨이퍼 상의 면적이 상당하고 이를 축소시키고자 여러 시도들이 수행되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 테스트 패턴의 레이아웃 변경을 통해 테스트 패턴이 차지하는 웨이퍼 상의 면적을 감소시킬 수 있는 반도체 소자 제조에 사용되는 비아 적층형 테스트 패턴 레이아웃을 제시하는 데 있다.
상기의 기술적 과제를 위한 본 발명의 일 실시예는,
적어도 제1 금속층, 제2 금속층 및 제3 금속층의 다수의 금속층들이 겹쳐지되 금속층들 사이가 패드 비아(pad via)들로 전기적으로 연결된 제1 패드;
상기 제1 패드의 상기 금속층들 중 최저층인 제1 금속층으로부터 연장되는 제1 연장부;
상기 다수의 금속층들이 겹쳐지되 금속층들 사이가 수직 방향으로 이격되어 상호 간에 절연된 제2 패드;
상기 제2 패드의 최저층인 상기 제1 금속층을 제외한 다른 금속층들로부터 연장되되 상기 제1 연장부에 중첩되는 제2 연장부들; 및
상기 제2 연장부들 및 상기 제1 연장부를 전기적으로 연결하는 적층 비아를 포함하는 반도체 소자 제조에 사용되는 비아 적층형 테스트 패턴 레이아웃을 제시한다.
본 발명에 따르면, 테스트 패턴의 레이아웃 변경을 통해 테스트 패턴이 차지하는 웨이퍼 상의 면적을 감소시킬 수 있는 반도체 소자 제조에 사용되는 비아 적층형 테스트 패턴 레이아웃을 제시하는 데 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명의 실시예에서는 반도체 소자 제조시 적층된 비아를 측정하기 위해 사용되는 테스트 패턴 레이아웃 중 최하위의 금속층을 제외한 모든 금속층들이 한쪽 패드 지역까지 연장되어 이 패드들 덮고 있으면서, 이 패드에서의 모든 비아를 제거시켜 놓은 구조의 비아 적층형 테스트 패턴의 레이아웃을 제시한다.
본 발명의 실시예에서는 적층된 비아를 측정하는 두개의 패드 중 첫 번째 금속층을 제외한 모든 금속층들을 패드까지 연결한 다음 한쪽 패드의 모든 패드 비아들을 제거시킨다. 이에 따라, 적층된 비아 측정을 위해 사용된 면적은 해당 제품에 사용되는 금속층들의 개수에 무관하게 최소 면적, 즉, 단지 두 개의 패드가 차지하는 면적만 필요로 하게 된다.
도 2는 본 발명의 실시예에 의한 반도체 소자 제조에 사용되는 비아 적층형 테스트 패턴의 레이아웃을 설명하기 위해서 개략적으로 도시한 평면도이다.
도 2를 참조하면, 본 발명의 실시예에 의한 테스트 패턴 레이아웃은, 적어도 제1 금속층, 제2 금속층 및 제3 금속층의 다수의 금속층들이 겹쳐지되 금속층들 사이가 패드 비아(pad via: 810, 850)들로 전기적으로 연결된 제1 패드(100), 제1 패드(100)의 금속층들 중 최저층인 제1 금속층으로부터 연장되는 제1 연장부(400), 제1 패드(100)와 마찬가지로 다수의 금속층들이 겹쳐지되 금속층들 사이가 수직 방향으로 이격되어 상호 간에 절연된, 즉, 이 영역에서의 금속층들은 비아들이 제거된 제2 패드(200), 제2 패드(200)의 최저층인 제1 금속층을 제외한 다른 금속층들로부터 연장되되 제1 연장부(400)에 중첩되는 제2 연장부들(500), 및 제2 연장부들(500) 및 제1 연장부(400)를 전기적으로 연결하는 적층 비아(900)를 포함하여 구성될 수 있다.
도 2에 제시된 바와 같은 테스트 패턴의 레이아웃에서 제1 패드(100)는 실질적으로 도 1에 제시된 바와 같은 종래의 테스트 패턴의 제1 패드(10)와 마찬가지로 구성될 수 있다. 또한, 제1 연장부(400) 또한 도 1에 제시된 바와 같은 종래의 제1 금속층 연장부(40)와 마찬가지로 제1 패드(100)의 최저층인 제1 금속층으로부터 연장되게 패터닝되어 형성될 수 있다.
반면에, 제2 패드(200)는 종래의 제2 패드(20)나 제3패드(30)와 달리 반도체 소자 제조에 사용되는 금속층들, 예컨대, 2개의 금속층들이 사용되거나 또는 3개의 금속층들이 사용되거나 단지 제2 패드(200) 외의 추가의 패드는 형성되지 않는다. 제2 패드(200)는 반도체 소자 제조에 사용되는 금속층들이 모두 연장되어 겹쳐져 형성되지만, 이들 금속층들 사이를 전기적으로 연결해주는 패드 비아들은 도입되지 않는다. 즉, 종래의 제2 패드(20) 또는/및 제3패드(30)에서 패드 비아들(81, 85)들을 제거한 형태와 유사하게 이해될 수 있다.
또한, 제2 패드(200)에서 제1 패드(100)쪽으로 연장되는 제2 연장부들(500, 600)은 제2 패드(200)의 최저층인 제1 금속층을 제외한 나머지 금속층들로부터 각각 연장되어 형성되어 다수 개가 적층된 형태일 수 있다. 이는 종래의 경우 제2 패드(20)에서 다른 패드(10, 30) 쪽으로 단지 하나의 금속층의 연장부(50, 60)가 연장되던 것과는 비교가 된다.
이와 같이 연장된 다수 개의 제2 연장부들(500, 600)은 제1 연장부(400)와 중첩되게 연장되고, 이러한 중첩부에 이들 제2 연장부들(500, 600) 사이 및 제2 연장부(500, 600)와 제1 연장부(400)를 전기적으로 연결하는 비아들의 적층 구조, 즉, 적층된 비아(900)가 테스트 패턴으로 도입된다.
이러한 본 발명의 실시예에 따른 테스트 패턴 레이아웃을 이용하여 실제 테스트를 수행할 경우를 예로 들어 설명하면, 먼저, 반도체 소자를 제조할 때 2개의 금속층들을 도입할 경우, 제3 금속층은 실질적으로 도입되지 않으므로, 제2 연장부(500, 600)는 단지 제2 금속층의 연장부(500)가 되게 된다. 따라서, 제1 패드(100)와 제2 패드(200)에 전압을 인가하여 적층된 비아(900)의 저항을 측정하면, 제2 금속층과 제1 금속층 사이의 저항을 측정하는 것이 되게 된다. 따라서, 이러한 저항 측정 결과에 의해 제1 금속층과 제2 금속층 사이에서의 결함 발생 여부 등을 검사 할 수 있다.
또한, 반도체 소자가 3개의 금속층들을 사용할 경우, 제1 패드(100)와 제2 패드(200)에 전압을 인가하여 적층된 비아(900)의 저항을 측정하면, 즉, 제2 패드(200)에 양전압을 인가하면 전류는 제2 패드(200)의 제3 금속층을 거쳐 적층된 비아구조의 제2 금속층에 연관된 제2 비아를 제2 금속층을 뚫고 하부의 제1 비아 및 제1 금속층을 거쳐 제1 패드(100)에 다다르게 된다. 결국, 적층된 비아의 저항을 측정할 수 있게 된다. 따라서, 이러한 저항 측정 결과에 의해 제1 및 제3 금속층 사이에서의 결함 발생 여부 등을 검사할 수 있게 된다.
상술한 본 발명에 따르면, 반도체 소자 제품 제조시 제품에 하자 발생 여부를 검사하기 위해 삽입하는 테스트 패턴의 면적을 줄임으로써 줄여진 공간을 제품 생산에 사용할 수 있어 생산성을 향상시킬 수 있다.
이상, 본 발명을 구체적인 실시예들을 통하여 설명하였지만, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 본 발명은 여러 형태로 변형될 수 있다.

Claims (1)

  1. 적어도 제1 금속층, 제2 금속층 및 제3 금속층의 다수의 금속층들이 겹쳐지되 금속층들 사이가 패드 비아(pad via)들로 전기적으로 연결된 제1 패드;
    상기 제1 패드의 상기 금속층들 중 최저층인 제1 금속층으로부터 연장되는 제1 연장부;
    상기 다수의 금속층들이 겹쳐지되 금속층들 사이가 수직 방향으로 이격되어 상호 간에 절연된 제2 패드;
    상기 제2 패드의 최저층인 상기 제1 금속층을 제외한 다른 금속층들로부터 연장되되 상기 제1 연장부에 중첩되는 제2 연장부들; 및
    상기 제2 연장부들 및 상기 제1 연장부를 전기적으로 연결하는 적층 비아를 포함하는 것을 특징으로 하는 반도체 소자 제조에 사용되는 비아 적층형 테스트 패턴 레이아웃.
KR1020040117429A 2004-12-30 2004-12-30 반도체 소자 제조에 사용되는 비아 적층형 테스트 패턴레이아웃 KR100602097B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040117429A KR100602097B1 (ko) 2004-12-30 2004-12-30 반도체 소자 제조에 사용되는 비아 적층형 테스트 패턴레이아웃

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040117429A KR100602097B1 (ko) 2004-12-30 2004-12-30 반도체 소자 제조에 사용되는 비아 적층형 테스트 패턴레이아웃

Publications (2)

Publication Number Publication Date
KR20060078857A KR20060078857A (ko) 2006-07-05
KR100602097B1 true KR100602097B1 (ko) 2006-07-19

Family

ID=37170687

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040117429A KR100602097B1 (ko) 2004-12-30 2004-12-30 반도체 소자 제조에 사용되는 비아 적층형 테스트 패턴레이아웃

Country Status (1)

Country Link
KR (1) KR100602097B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101111444B1 (ko) 2009-10-20 2012-02-24 (주) 와이팜 다층 구조를 갖는 집적 회로 패키지의 비아 특성화를 위한 테스트 패턴과 이를 이용한 비아 특성화 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990039347A (ko) * 1997-11-12 1999-06-05 윤종용 반도체 제조 공정 모니터링 패턴
KR20010051622A (ko) * 1999-11-12 2001-06-25 가네꼬 히사시 반도체 장치용 체크 패턴
KR20020017746A (ko) * 2000-08-31 2002-03-07 박종섭 반도체소자의 테스트 패턴 형성방법
KR20040095974A (ko) * 2003-04-29 2004-11-16 주식회사 하이닉스반도체 반도체 소자의 테스트 패턴

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990039347A (ko) * 1997-11-12 1999-06-05 윤종용 반도체 제조 공정 모니터링 패턴
KR20010051622A (ko) * 1999-11-12 2001-06-25 가네꼬 히사시 반도체 장치용 체크 패턴
KR20020017746A (ko) * 2000-08-31 2002-03-07 박종섭 반도체소자의 테스트 패턴 형성방법
KR20040095974A (ko) * 2003-04-29 2004-11-16 주식회사 하이닉스반도체 반도체 소자의 테스트 패턴

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101111444B1 (ko) 2009-10-20 2012-02-24 (주) 와이팜 다층 구조를 갖는 집적 회로 패키지의 비아 특성화를 위한 테스트 패턴과 이를 이용한 비아 특성화 방법

Also Published As

Publication number Publication date
KR20060078857A (ko) 2006-07-05

Similar Documents

Publication Publication Date Title
US6649986B1 (en) Semiconductor device with structure for die or dice crack detection
JP6951070B2 (ja) テストパターン、及び集積回路レイアウトのコンピュータにより具現する設計方法
US8884288B1 (en) Semiconductor structure with means for testing metal-insulator-metal capacitors
KR100356637B1 (ko) 시스템 ｌｓｉ 칩 및 그 제조 방법
JP2004014581A (ja) 半導体装置のモニタパターン及び半導体装置の製造方法
KR101534487B1 (ko) 반도체 소자 및 반도체 소자의 프로브 핀 정렬 검사 방법.
JP2006210631A (ja) 半導体装置
KR100602097B1 (ko) 반도체 소자 제조에 사용되는 비아 적층형 테스트 패턴레이아웃
US8673657B2 (en) Semiconductor device including a circuit area and a monitor area having a plurality of monitor layers and method for manufacturing the same
JP2008235485A (ja) 半導体ウエハ及び電極パッド下ダメージ検査方法並びに半導体装置
JPH04199651A (ja) 半導体装置およびその製造方法
KR100913328B1 (ko) 반도체 소자의 테스트 패턴 및 그의 형성 방법과 테스트방법
JP5781819B2 (ja) 半導体装置及び半導体装置の製造方法
JP4859174B2 (ja) プローブカード
CN101350342A (zh) 测试用集成电路结构
CN115706072A (zh) 半导体结构及其制造方法
JP5152941B2 (ja) プローブカード
JPH05144917A (ja) 半導体装置
US7632749B1 (en) Semiconductor device having a pad metal layer and a lower metal layer that are electrically coupled, whereas apertures are formed in the lower metal layer below a center area of the pad metal layer
JP2009141125A (ja) 半導体装置
KR100638042B1 (ko) 캘빈 저항 검사용 패턴 및 이 패턴이 형성된 반도체 장치
JP2010225678A (ja) 半導体装置及びその製造方法
JPWO2004093191A1 (ja) 半導体装置
KR20070071054A (ko) 적층형 비아체인테스트패턴 및 그를 이용한 불량분석 방법
US7306958B2 (en) Composite pattern for monitoring various defects of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110620

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee