KR20010051622A - 반도체 장치용 체크 패턴 - Google Patents

반도체 장치용 체크 패턴 Download PDF

Info

Publication number
KR20010051622A
KR20010051622A KR1020000066938A KR20000066938A KR20010051622A KR 20010051622 A KR20010051622 A KR 20010051622A KR 1020000066938 A KR1020000066938 A KR 1020000066938A KR 20000066938 A KR20000066938 A KR 20000066938A KR 20010051622 A KR20010051622 A KR 20010051622A
Authority
KR
South Korea
Prior art keywords
conductive layer
subgroup
group
via holes
terminal
Prior art date
Application number
KR1020000066938A
Other languages
English (en)
Other versions
KR100393923B1 (ko
Inventor
니시오노부야
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR20010051622A publication Critical patent/KR20010051622A/ko
Application granted granted Critical
Publication of KR100393923B1 publication Critical patent/KR100393923B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Automation & Control Theory (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 반도체 장치의 제조시 비아홀의 형성 결과 평가용 체크 패턴을 제공한다. 체크 패턴은 배선 저항 및/또는 콘택트 저항의 변화의 영향을 제거하도록 휘스톤 브리지 회로를 사용한다. 브리지 회로에서, 4 개의 단자, 즉, 제 1, 제 2, 제 3 및 제 4 단자가 제공된다. 브리지 회로의 4 개의 변 각각은 하나의 단자를 포함하는 상부 도전층, 하나의 그룹에 속하는 비아홀의 서브 그룹, 하부 도전층, 동일 그룹에 속하는 비아홀의 다른 서브 그룹, 및 다른 단자를 포함하는 상부 도전층을 접속함으로써 형성된다.

Description

반도체 장치용 체크 패턴{A CHECK PATTERN FOR A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치용 체크 패턴에 관한 것으로, 특히 반도체 장치의 제조시 비아홀의 형성 결과 평가용 체크 패턴에 관한 것이다.
여기서, 비아홀이란, 반도체 장치의 제조시 형성되는 스루홀 및 컨택트홀을 의미하는데 사용된다.
공지의 비아홀의 형성 결과 평가 방법은 비아홀을 직렬로 접속하는 패턴의 전기적 저항을 측정하는 것이다.
도 3 은 공지의 비아홀 평가용 체크 패턴의 일 예를 나타낸다. 체크 패턴은 비아홀을 직렬로 접속한다. 도 3 에 나타난 바와 같이, 비아홀 (101) 은 도전선의 상부층 (111) 및 도전선의 하부층 (121) 을 배선한다. 상부층 (111) 내에, 단자 (E) 가 도전선에 접속된다. 비아홀 (102) 은 도전선의 하부층 (121) 및 상부층 (112) 을 배선한다. 비아홀 (103) 은 도전선의 상부층 (112) 및 하부층 (122) 을 배선한다. 비아홀 (104) 은 도전선의 하부층 (122) 및 상부층 (113) 을 배선한다. 비아홀 (105) 은 도전선의 상부층 (113) 및 하부층 (123) 을 배선한다. 비아홀 (106) 은 도전선의 하부층 (123) 및 상부층 (114) 을 배선한다. 상부층 (114) 내에, 단자 (F) 는 도전선에 접속된다. 이와 같은 방법으로, 패턴은 단자 (E 및 F) 를 배선한다.
체크 패턴을 사용하는 종래의 측정 방법은 측정 프로브와 단자 사이의 배선 저항 및/또는 콘택트 저항의 변화 때문에 영향을 받을 수도 있고, 비아홀의 저항의 적은 변화를 정확하게 검출하는데 어려움이 있다.
본 발명의 목적은 측정 프로브와 단자 사이의 배선 저항 및/또는 콘택트 저항의 변화에 기인한 영향을 받지 않고 비아홀의 저항의 적은 변화를 검출할 수 있는 반도체 장치용 체크 패턴을 제공하는데 있다.
도 1 은 본 발명에 따라 반도체 장치의 비아홀 평가용 체크 패턴의 도;
도 2 는 체크 패턴용 회로도; 및
도 3 은 종래기술에 따른 체크 패턴의 도이다.
※ 도면의 주요 부분에 대한 부호 설명
1, 2, 3, 4 : 그룹 1a, 2a, 3a, 4a : 제 1 서브 그룹
1b, 2b, 3b, 4b : 제 2 서브 그룹
11, 12, 13, 14, 111, 112, 113, 114 : 상부층
21, 22, 23, 24, 121, 122, 123, 124 : 하부층
51 : 전압원 52 : 전류계
101, 102, 103, 104, 105 : 비아홀
본 발명의 바람직한 실시형태에 따르면, 복수의 비아홀의 그룹을 포함하는 반도체 장치용 체크 패턴을 제공하는데 있고, 각각의 그룹은 휘스톤 브리지 회로의 일면을 형성하는 제 1 및 제 2 도전층을 배선한다.
본 발명의 실시형태에 따르면, 브리지 회로는 제 1 단자, 제 2 단자, 제 3 단자 및 제 4 단자를 포함한다.
브리지 회로는 제 1 서브 그룹 및 제 2 서브 그룹으로 이루어진 비아홀의 제 1 그룹을 포함한다. 제 1 그룹의 제 1 서브 그룹은 제 1 단자를 포함하는 제 1 상부 도전층, 및 제 1 하부 도전층을 배선한다. 제 1 그룹의 제 2 서브 그룹은 제 1 하부 도전층 및 제 2 단자를 포함하는 제 2 상부 도전층을 배선한다. 제 1 상부 도전층, 비아홀의 제 1 그룹, 제 1 하부 도전층 및 제 2 상부 도전층은 제 1 및 제 2 단자를 배선하는 제 1 전기적 경로의 제 1 저항을 제공하기 위해 서로 협력한다.
브리지 회로는 제 1 서브 그룹 및 제 2 서브 그룹으로 이루어진 비아홀의 제 2 그룹을 포함한다. 제 2 그룹의 제 1 서브 그룹은 제 2 상부 도전층 및 제 2 하부 도전층을 배선한다. 제 2 그룹의 제 2 서브 그룹은 제 2 하부 도전층 및 제 3 단자를 포함하는 제 3 상부 도전층을 배선한다. 제 2 상부 도전층, 비아홀의 제 2 그룹, 제 2 하부 도전층 및 제 3 상부 도전층은 제 2 및 제 3 단자를 배선하는 제 2 전기적 경로의 제 2 저항을 제공하기 위해 서로 협력한다.
브리지 회로는 제 1 서브 그룹 및 제 2 서브 그룹으로 이루어진 비아홀의 제 3 그룹을 포함한다. 제 3 그룹의 제 1 서브 그룹은 제 1 상부 도전층 및 제 3 하부 도전층을 배선한다. 제 3 그룹의 제 2 서브 그룹은 제 3 하부 도전층 및 제 4 단자를 포함하는 제 4 상부 도전층을 배선한다. 제 1 상부 도전층, 비아홀의 제 3 그룹, 제 3 하부 도전층 및 제 4 상부 도전층은 제 1 및 제 4 단자를 배선하는 제 3 전기적 경로의 제 3 저항을 제공하기 위해 서로 협력한다.
브리지 회로는 제 1 서브 그룹 및 제 2 서브 그룹으로 이루어진 비아홀의 제 4 그룹을 포함한다. 제 4 그룹의 제 1 서브 그룹은 제 4 상부 도전층 및 제 4 하부 도전층을 배선한다. 제 4 그룹의 제 2 서브 그룹은 제 4 하부 도전층 및 제 3 상부 도전층을 배선한다. 제 4 상부 도전층, 비아홀의 제 4 그룹, 제 4 하부 도전층 및 제 3 상부 도전층은 제 4 및 제 3 단자를 배선하는 제 4 전기적 경로의 제 4 저항을 제공하기 위해 서로 협력한다.
첨부 도면에 나타난 바와 같이 본 발명의 바람직한 실시예의 구체적인 설명을 통해 본 발명의 상술한 목적, 특징 및 이점이 다른 목적 등과 함께 명확해진다. 도면은 본 발명의 사상을 설명하기 위해 반드시 확대 또는 강조할 필요는 없다.
도 1 을 참조하면, 바람직한 실시예에서, 본 발명은 도전선의 스루홀 배선층에 채택된다. 그런데, 본 발명은 게이트 영역과 발산 영역 사이에 층간 컨택트홀에도 채택될 수 있다.
바람직한 실시예에서, 체크 패턴은 휘스톤 브리지 회로를 사용한다. 브리지 회로에서, 4 개의 단자, 즉, 제 1, 제 2, 제 3 및 제 4 단자가 제공된다. 4 개의 변 각각은 하나의 단자를 포함하는 상부 도전층, 그룹에 속하는 비아홀의 서브 그룹, 도전선의 하부층, 그룹에 속하는 비아홀의 다른 서브 그룹, 및 다른 단자를 포함하는 도전선의 상부층에 의해 형성된다.
도 1 에서, 저항 R1 을 갖는 제 1 전기적 경로는 도면 부호 1 로 나타낸 비아홀의 제 1 그룹을 포함한다. 제 1 그룹 (1) 은 비아홀의 제 1 서브 그룹 (1a) 및 비아홀의 제 2 서브 그룹 (1b) 으로 이루어진다. 비아홀의 제 1 그룹 (1) 은 단자 A 를 포함하는 도전선의 상부층 (11), 도전선의 하부층 (21), 및 단자 C 를 포함하는 도전선의 상부층 (13) 을 배선한다. 비아홀의 제 1 서브 그룹 (1a) 은 상부층 (11) 및 하부층 (21) 을 배선한다. 비아홀의 제 2 서브 그룹 (1b) 은 하부층 (21) 및 상부층 (13) 을 배선한다. 상부 도전층 (11), 비아홀의 제 1 서브 그룹 (1a), 하부 도전층 (21), 비아홀의 제 2 서브 그룹 (1b) 및 상부 도전층 (13) 은 저항 R1 을 제공하기 위해 서로 협력한다.
이와 같이, 저항 R2 를 갖는 제 2 전기적 경로는 도면 부호 2 로 나타낸 비아홀의 제 2 그룹을 포함한다. 제 2 그룹 (2) 은 비아홀의 제 1 서브 그룹 (2a) 및 비아홀의 제 2 서브 그룹 (2b) 으로 이루어진다. 비아홀의 제 2 그룹 (2) 은 단자 C 를 포함하는 도전선의 상부층 (13), 도전선의 하부층 (22), 및 단자 B 를 포함하는 도전선의 상부층 (12) 을 배선한다. 비아홀의 제 1 서브 그룹 (2a) 은 상부층 (13) 및 하부층 (22) 을 배선한다. 비아홀의 제 2 서브 그룹 (2b) 은 하부층 (22) 및 상부층 (12) 을 배선한다. 상부 도전층 (13), 비아홀의 제 1 서브 그룹 (2a), 하부 도전층 (22), 비아홀의 제 2 서브 그룹 (2b) 및 상부 도전층 (12) 은 저항 R1 을 제공하기 위해 서로 협력한다.
저항 R3 을 갖는 제 3 전기적 경로는 도면 부호 3 로 나타낸 비아홀의 제 3 그룹을 포함한다. 제 3 그룹 (3) 은 비아홀의 제 1 서브 그룹 (3a) 및 비아홀의 제 2 서브 그룹 (3b) 으로 이루어진다. 비아홀의 제 3 그룹 (3) 은 단자 A 를 포함하는 도전선의 상부층 (11), 도전선의 하부층 (23), 및 단자 D 를 포함하는 도전선의 상부층 (14) 을 배선한다. 비아홀의 제 1 서브 그룹 (3a) 은 상부층 (11) 및 하부층 (23) 을 배선한다. 비아홀의 제 2 서브 그룹 (3b) 은 하부층 (23) 및 상부층 (14) 을 배선한다. 상부 도전층 (11), 비아홀의 제 1 서브 그룹 (3a), 하부 도전층 (23), 비아홀의 제 2 서브 그룹 (3b) 및 상부 도전층 (14) 은 저항 R3 을 제공하기 위해 서로 협력한다.
저항 R4 을 갖는 제 4 전기적 경로는 도면 부호 4 로 나타낸 비아홀의 제 4 그룹을 포함한다. 제 4 그룹 (4) 은 비아홀의 제 1 서브 그룹 (4a) 및 비아홀의 제 2 서브 그룹 (4b) 으로 이루어진다. 비아홀의 제 4 그룹 (4) 은 단자 D 를 포함하는 도전선의 상부층 (14), 도전선의 하부층 (24), 및 단자 B 를 포함하는 도전선의 상부층 (12) 을 배선한다. 비아홀의 제 1 서브 그룹 (4a) 은 상부층 (14) 및 하부층 (24) 을 배선한다. 비아홀의 제 2 서브 그룹 (4b) 은 하부층 (24) 및 상부층 (12) 을 배선한다.
상술한 바와 같이, 저항 R1, R2, R3 및 R4 를 갖는 전기적 경로는 휘스톤 브리지 (10) 의 4 개의 변을 형성한다. 상부 도전층 (14), 비아홀의 제 1 서브 그룹 (4a), 하부 도전층 (24), 비아홀의 제 2 서브 그룹 (4b) 및 상부 도전층 (12) 은 저항 R4 을 제공하기 위해 서로 협력한다.
체크 패턴은 단자 A 와 C 사이, C 와 B 사이, A 와 D 사이, 및 D 와 B 사이에 도전선의 하부층 수단 및 상부층 수단이 동일한 전기적 저항을 갖도록 설계된다.
비아홀의 개수 및 차원에 대하여, 제 2, 제 3 및 제 4 그룹 (2, 3 및 4) 의 비아홀은 동일한 직경의 동일한 개수의 비아홀을 갖는다. 제 1 그룹 (1) 은 공정상의 변화에 기인한 영향이 나타나도록 하기 위해 각각의 직경이 제 2, 제 3 및 제 4 그룹 (2, 3 및 4) 의 비아홀과는 다른 비아홀을 갖는다.
바람직한 실시예에서, 제 1 그룹 (1) 은 10 개의 비아홀을 갖고, 각각은 0.18 ㎛ 의 직경을 갖고, 제 1 서브 그룹 (1a) 에 속하는 5 개의 비아홀, 및 제 2 서브 그룹 (1b) 에 속하는 5 개의 비아홀으로 나뉘어진다. 제 1 및 제 2 서브 그룹 (1a 및 1b) 각각의 비아홀은 병렬로 접속되어 있다. 제 1 서브 그룹 (1a) 의 비아홀 및 제 2 서브 그룹 (1b) 의 비아홀 각각은 직렬로 접속되어 있다.
제 2, 제 3 및 제 4 그룹 (2, 3 및 4) 각각은 8 개의 비아홀을 갖고, 각각은 0.2 ㎛ 의 직경을 갖고, 제 1 서브 그룹 (2a, 3a 또는 4a) 에 속하는 4 개의 비아홀, 및 제 2 서브 그룹 (2b, 3b 또는 4b) 에 속하는 4 개의 비아홀으로 나뉘어진다. 제 1 서브 그룹의 비아홀 및 제 2 서브 그룹의 비아홀 각각은 직렬로 접속되어 있다.
도 2 는 체크 패턴의 회로를 나타낸다.
도 2 에서, 단자 A 와 C 사이에, 도면 부호 R1-1은 상부층 (11 및 13) 의 저항을 나타낸다. 도면 부호 R1-3은 하부층 (21) 의 저항을 나타낸다. 도면 부호 R1-2은 제 1 그룹 (1) 의 비아홀의 저항을 나타낸다. R1-1, R1-2및 R1-3전체는 제 1 저항 R1 을 나타낸다.
단자 C 와 D 사이에, 도면 부호 R2-1은 상부층 (13 및 12) 의 저항을 나타낸다. 도면 부호 R2-3은 하부층 (22) 의 저항을 나타낸다. 도면 부호 R2-2은 제 2 그룹 (2) 의 비아홀의 저항을 나타낸다. R2-1, R2-2및 R2-3전체는 제 2 저항 R2 을 나타낸다.
단자 A 와 D 사이에, 도면 부호 R3-1은 상부층 (11 및 14) 의 저항을 나타낸다. 도면 부호 R3-3은 하부층 (23) 의 저항을 나타낸다. 도면 부호 R3-2은 제 3 그룹 (3) 의 비아홀의 저항을 나타낸다. R3-1, R3-2및 R3-3전체는 제 3 저항 R3 을 나타낸다.
단자 D 와 B 사이에, 도면 부호 R4-1은 상부층 (14 및 12) 의 저항을 나타낸다. 도면 부호 R4-3은 하부층 (24) 의 저항을 나타낸다. 도면 부호 R4-2은 제 4 그룹 (4) 의 비아홀의 저항을 나타낸다. R4-1, R4-2및 R4-3전체는 제 4 저항 R4 을 나타낸다.
단자 A 및 B 를 통해 전압원 (51) 에 의해 인가되는 전압으로 단자 C 및 D 를 통과하는 전류는 전류계 (52) 에 의해 측정된다.
바람직한 실시예에서, 체크 패턴은 브리지의 4 개의 변의 하나의 단자 사이의 배선 저항이 다른 3 개의 변의 하나의 단자 사이의 배선 저항과 동일하도록 설계된다. 이 조건하에, 배선 저항의 변화는 브리지의 4 개의 변 모두에 동등하게 인가된다. 따라서, 비아홀의 저항은 브리지의 균형을 이룬 상태를 결정한다.
각각의 비아홀의 저항의 변화가 비아홀만의 개방 영역에 의존하는 경우에 대해 설명한다. 각각의 비아홀의 깊이를 포함하는 다른 요소는 모든 비아홀에 공통되기 때문에 무시할 수 있다.
도 2 에 도시된 회로에서, R1 : R2 = R3 : R4 라면, 전류는 단자 C 및 D 를 흐르지 않는다.
R1 : R2 〉R3 : R4 라면, 전류는 단자 D 로부터 단자 C 로 흐른다. R1 : R2〈 R3 : R4 라면, 전류는 단자 C 로부터 단자 D 로 흐른다.
R2 = R3 = R4 이므로, R1 〉R2 라면, 전류는 단자 D 로부터 단자 C 로 흐르고, R1〈 R2 라면, 전류는 단자 C 로부터 단자 D 로 흐른다.
R1-1= R2-1이고 R1-3= R2-3이므로, R1-2(그룹 (1) 의 비아홀의 저항) 과 R2-2(그룹 (2) 의 비아홀의 저항) 사이의 비율은 전류가 흐르는 방향을 결정한다.
도 1 에 도시된 바람직한 실시예에서, 제 1 그룹 (1) 은 제 1 및 제 2 서브 그룹 (1a 및 1b) 으로 이루어진다. 제 1 및 제 2 서브 그룹 (1a 및 1b) 은 5 개의 평행한 비아홀으로 이루어지고, 각각은 0.18 ㎛ 의 직경을 갖는다. 제 1 서브 그룹 (1a) 의 비아홀과 제 2 서브 그룹 (1b) 의 비아홀 각각은 직렬로 접속되어 있다. 제 2, 제 3 및 제 4 그룹 (2, 3 및 4) 각각의 제 1 및 제 2 서브 그룹 각각은 4 개의 평행한 비아홀으로 이루어지고, 각각은 0.20 ㎛ 의 직경을 갖는다. 제 1 서브 그룹 (2a, 3a 또는 4a) 의 비아홀과 제 2 서브 그룹 (2b, 3b 또는 4b) 의 비아홀 각각은 직렬로 접속되어 있다. 따라서, 비아홀의 제 1, 제 2, 제 3 및 제 4 그룹 (1, 2, 3 및 4) 사이에 저항의 비율은 제 1, 제 2, 제 3 및 제 4 그룹 (1, 2, 3 및 4) 의 비아홀의 전체 개방 구역 사이의 비율에 의해 결정된다.
모든 비아홀이 설계된 대로 형성되었다고 가정한다. 즉, 각각의 비아홀이 0.18 ㎛ 의 직경을 갖기 때문에, 제 1 그룹 (1) 의 비아홀의 전체 개방 영역은 0.127 ㎛2에 이른다. 제 2 그룹 (2) 의 비아홀의 전체 개방 영역은 0.126 ㎛2에 이른다. 따라서, 제 1 그룹 (1) 의 전체 면적은 제 2 그룹 (2) 의 전체 면적보다 크다. 이는 제 1 그룹 (1) 의 비아홀의 저항 R1-2가 제 2 그룹 (2) 의 비아홀의 저항 R2-2보다 작다는 것을 의미한다. 따라서, 이 조건하에, 전류는 단자 C 로부터 단자 D 로 흐른다.
다음의 표는 제 1 그룹 (1) 의 비아홀의 직경이 0.18 ㎛ 에서 0.001 ㎛ 만큼 감소하고 제 2 그룹 (2) 의 비아홀의 직경이 0.20 ㎛ 에서 0.001 ㎛ 만큼 감소한다면, 제 1 그룹 (1) 의 전체 면적과 제 2 그룹 (2) 의 전체 면적 사이에 비율이 어떻게 변화하는지 나타낸다.
예 (1) 내지 (11) 에서, 제 1 그룹 (1) 의 비아홀의 전체 개방 영역은 제 2 그룹 (2) 보다 크고, 제 1 그룹 (1) 의 저항 R1-2은 제 2 그룹 (2) 의 저항 R2-2보다 작다. 이 조건하에, 전류는 단자 C 로부터 단자 D 의 방향으로 흐른다. 예 (12) 내지 (21) 에서, 제 1 그룹 (1) 의 비아홀의 전체 개방 영역은 제 2 그룹 (2) 보다 작고, 제 1 그룹 (1) 의 저항 R1-2은 제 2 그룹 (2) 의 저항 R2-2보다 크다. 이 조건하에, 전류는 단자 D 로부터 단자 C 의 방향으로 흐른다.
표에서 보는 바와 같이, 비아홀의 각각의 직경이 설계값에서 0.01 ㎛ 이상 감소된다면, 제 1 그룹 (1) 의 비아홀의 전체 개방 영역은 제 2 그룹 (2) 보다 크고 R1-2＞ R2-2는 유지된다. 따라서, 전류의 방향이 바뀌고 전류는 단자 D 로부터 단자 C 로의 방향으로 흐른다.
이와 같은 방법으로, 일정 방향에서 반대 방향으로의 전류의 방향의 변화로써 직경의 작은 감소를 명확하게 나타낼 수 있다.
브리지의 사용은 프로브와 단자 사이의 콘택트 저항의 영향을 배제시키는데 효과적이다.
바람직한 실시예의 동작의 상술한 설명에서, 저항의 변화가 비아홀 각각의 직경의 변화에만 기인한다고 가정하였다. 실제 비아홀에서, 스텝 커버리지의 변화와 같은 다른 원인이 비아홀의 저항의 변화를 일으킬 수 있다는 것을 고려해야 한다. 체크 패턴에 따라, 이러한 다른 원인을 높은 정확성으로 나타낼 수 있다.
동일한 구조로, 비아홀의 직경 및 개수를 바꿈으로써 비아홀의 직경이 증가될 때 단자 C 및 D 사이에 전류의 방향을 바꿀 수 있다.
복수의 서로 다른 체크 패턴을 제공함으로써, 비아홀의 직경 및 개수에서, 비아홀의 저항이 0 레벨 (표준 이하) 또는 1 레벨 (표준 이상) 인지 결정할 수 있다. 이는 자동 프로버를 사용하여 자동화된 판단의 정확성을 증가시킬 수 있다.
바람직한 실시예에서, 비아홀의 제 1 그룹 (1) 만이 다른 3 개의 그룹 (2, 3 및 4) 각각과는 서로 다르다. 달리 설명하면, 비아홀의 다른 3 개의 그룹은 동일하다. 대안으로서, 브리지의 대향 변상의 비아홀의 2 개의 그룹이 동일하다면 동일한 효과의 체크 패턴을 가질 수 있다. 예를 들면, 단자 A 와 C 사이의 비아홀의 제 1 그룹 (1), 및 단자 D 와 B 사이의 비아홀의 제 4 그룹 (4) 은 동일하고, 단자 C 와 B 사이의 비아홀의 제 2 그룹 (2), 및 단자 A 와 D 사이의 비아홀의 제 3 그룹 (3) 은 동일하다.
본 발명에 따른 체크 패턴은 반도체 장치에 사용된다. 체크 패턴은 상부 또는 하부 도전층의 재료 및/또는 구조의 변화가 거의 없다. 또한, 본 발명에 따른 체크 패턴은, 예를 들면, 상부층을 형성하는 것과는 독립적으로 비아홀을 설치하거나 상부층을 형성함과 동시에 비아홀을 설치하는 것과 같은 비아홀의 제조시 변화가 거의 없다.
본 발명을 바람직한 일 실시예와 함께 상세히 설명하였지만, 많은 대체, 변형 및 변화가 당업자에게 가능하다는 것이 이전의 설명을 통해 분명해진다. 따라서, 첨부된 특허청구범위가 본 발명의 진정한 범위 및 사상 내에서 이러한 대체, 변형 및 변화를 포함할 수 있다고 사료된다.
본 발명에 따른 반도체 장치용 체크 패턴은 측정 프로브와 단자 사이의 배선 저항 및/또는 콘택트 저항의 변화의 영향을 거의 받지 않고 비아홀의 저항의 적은 변화를 검출할 수 있다.

Claims (6)

  1. 휘스톤 브리지 회로의 하나의 변을 형성하기 위해 제 1 및 제 2 도전층 수단을 배선하는 복수의 비아홀의 그룹을 포함하는 것을 특징으로 하는 반도체 장치용 체크 패턴.
  2. 제 1 항에 있어서,
    상기 회로는 각각 저항을 갖는 4 개의 변을 갖고,
    상기 4 개의 변중의 하나의 변을 형성하는 상기 복수의 그룹중의 하나의 그룹은 다른 3 개의 변중의 하나를 형성하는 상기 복수의 그룹중의 다른 그룹 각각에 속하는 상기 비아홀과는 직경 및 개수가 서로 다른 상기 비아홀을 갖는 것을 특징으로 하는 체크 패턴.
  3. 제 2 항에 있어서,
    상기 복수의 그룹중의 상기 다른 3 개의 그룹은 각각 동일한 직경을 갖는 상기 비아홀을 동일한 개수로 갖는 것을 특징으로 하는 체크 패턴.
  4. 제 1 항에 있어서,
    상기 회로의 2 개의 대향 변을 형성하는 2 개의 그룹의 상기 비아홀의 개수 및 직경이 상기 회로의 다른 2 개의 대향 변을 형성하는 다른 2 개의 그룹의 상기 비아홀과는 서로 다른 것을 특징으로 하는 체크 패턴.
  5. 제 1 항에 있어서,
    상기 회로는 제 1 단자, 제 2 단자, 제 3 단자 및 제 4 단자를 포함하고,
    상기 회로는 제 1 서브 그룹 및 제 2 서브 그룹으로 이루어진 상기 비아홀의 제 1 그룹을 포함하고,
    상기 제 1 그룹의 상기 제 1 서브 그룹은 상기 제 1 단자를 포함하는 제 1 상부 도전층 및 제 1 하부 도전층을 배선하고,
    상기 제 1 그룹의 상기 제 2 서브 그룹은 상기 제 1 하부 도전층 및 상기 제 2 단자를 포함하는 제 2 상부 도전층을 배선하고,
    상기 제 1 상부 도전층, 상기 비아홀의 상기 제 1 그룹, 상기 제 1 하부 도전층 및 상기 제 2 상부 도전층은 상기 제 1 및 제 2 단자를 배선하는 제 1 전기적 경로의 제 1 저항을 제공하기 위해 서로 협력하고;
    상기 회로는 제 1 서브 그룹 및 제 2 서브 그룹으로 이루어진 상기 비아홀의 제 2 그룹을 포함하고,
    상기 제 2 그룹의 상기 제 1 서브 그룹은 상기 제 2 상부 도전층 및 제 2 하부 도전층을 배선하고,
    상기 제 2 그룹의 상기 제 2 서브 그룹은 상기 제 2 하부 도전층 및 상기 제 3 단자를 포함하는 제 3 상부 도전층을 배선하고,
    상기 제 2 상부 도전층, 상기 비아홀의 상기 제 2 그룹, 상기 제 2 하부 도전층 및 상기 제 3 상부 도전층은 상기 제 2 및 제 3 단자를 배선하는 제 2 전기적 경로의 제 2 저항을 제공하기 위해 서로 협력하고;
    상기 회로는 제 1 서브 그룹 및 제 2 서브 그룹으로 이루어진 상기 비아홀의 제 3 그룹을 포함하고,
    상기 제 3 그룹의 상기 제 1 서브 그룹은 상기 제 1 상부 도전층 및 제 3 하부 도전층을 배선하고,
    상기 제 3 그룹의 상기 제 2 서브 그룹은 상기 제 3 하부 도전층 및 상기 제 4 단자를 포함하는 제 4 상부 도전층을 배선하고,
    상기 제 1 상부 도전층, 상기 비아홀의 상기 제 3 그룹, 상기 제 3 하부 도전층 및 상기 제 4 상부 도전층은 상기 제 1 및 제 4 단자를 배선하는 제 3 전기적 경로의 제 3 저항을 제공하기 위해 서로 협력하고;
    상기 회로는 제 1 서브 그룹 및 제 2 서브 그룹으로 이루어진 상기 비아홀의 제 4 그룹을 포함하고,
    상기 제 4 그룹의 상기 제 1 서브 그룹은 상기 제 4 상부 도전층 및 제 4 하부 도전층을 배선하고,
    상기 제 4 그룹의 상기 제 2 서브 그룹은 상기 제 4 하부 도전층 및 제 3 상부 도전층을 배선하고,
    상기 제 4 상부 도전층, 상기 비아홀의 상기 제 4 그룹, 상기 제 4 하부 도전층 및 상기 제 3 상부 도전층은 상기 제 4 및 제 1 단자를 배선하는 제 4 전기적 경로의 제 4 저항을 제공하기 위해 서로 협력하는 것을 특징으로 하는 체크 패턴.
  6. 비아홀의 개수 및 직경에서 서로 다른 복수의 체크 패턴을 포함하는 것을 특징으로 하는 반도체의 비아홀 평가용 시스템
KR10-2000-0066938A 1999-11-12 2000-11-11 반도체 장치용 체크 패턴 KR100393923B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP99-321941 1999-11-12
JP32194199A JP2001144253A (ja) 1999-11-12 1999-11-12 半導体装置のチェックパターン

Publications (2)

Publication Number Publication Date
KR20010051622A true KR20010051622A (ko) 2001-06-25
KR100393923B1 KR100393923B1 (ko) 2003-08-09

Family

ID=18138142

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0066938A KR100393923B1 (ko) 1999-11-12 2000-11-11 반도체 장치용 체크 패턴

Country Status (3)

Country Link
US (1) US6525548B1 (ko)
JP (1) JP2001144253A (ko)
KR (1) KR100393923B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100602097B1 (ko) * 2004-12-30 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자 제조에 사용되는 비아 적층형 테스트 패턴레이아웃

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3652671B2 (ja) * 2002-05-24 2005-05-25 沖電気工業株式会社 測定用配線パターン及びその測定方法
JP4183655B2 (ja) * 2004-05-20 2008-11-19 株式会社東芝 パターン評価方法およびマスクパターンの補正方法
JP2009070877A (ja) * 2007-09-11 2009-04-02 Nec Electronics Corp 半導体装置および半導体装置の評価方法
JP5424675B2 (ja) * 2008-03-18 2014-02-26 キヤノン株式会社 半導体装置の製造方法及び半導体装置
CN101764124B (zh) * 2008-12-25 2011-10-26 上海北京大学微电子研究院 互连电阻测量结构及方法
CN101814453B (zh) * 2010-04-08 2012-03-21 复旦大学 一种用于硅通孔互连中的硅片对准方法
CN102890195B (zh) * 2011-07-20 2015-02-04 上海华虹宏力半导体制造有限公司 测试与衬底同型的有源区上接触孔电阻的方法
CN103165577B (zh) * 2011-12-08 2016-08-31 中芯国际集成电路制造(上海)有限公司 半导体检测结构及检测方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5777486A (en) * 1994-10-03 1998-07-07 United Microelectronics Corporation Electromigration test pattern simulating semiconductor components
JP2718380B2 (ja) * 1994-10-19 1998-02-25 日本電気株式会社 半導体装置の電気特性検査パターン及び検査方法
JPH10135298A (ja) * 1996-10-31 1998-05-22 Mitsubishi Electric Corp 配線の信頼性評価装置及びその方法
JP2904176B2 (ja) 1997-03-07 1999-06-14 日本電気株式会社 ビアホールの開孔検査パターン構造
US6022644A (en) * 1998-03-18 2000-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Mask containing subresolution line to minimize proximity effect of contact hole
JP2000150606A (ja) * 1998-11-09 2000-05-30 Mitsubishi Electric Corp プラズマダメージ検出装置及びプラズマダメージ評価方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100602097B1 (ko) * 2004-12-30 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자 제조에 사용되는 비아 적층형 테스트 패턴레이아웃

Also Published As

Publication number Publication date
KR100393923B1 (ko) 2003-08-09
US6525548B1 (en) 2003-02-25
JP2001144253A (ja) 2001-05-25

Similar Documents

Publication Publication Date Title
JP2625623B2 (ja) 回路試験装置および方法
JPH0241172B2 (ko)
US6577149B2 (en) Method and device for addressable failure site test structure
KR100393923B1 (ko) 반도체 장치용 체크 패턴
US20040262604A1 (en) Test structure for detecting defect size in a semiconductor device and test method using same
US6842019B1 (en) Structures and methods for determining the effects of high stress currents on conducting layers and contacts in integrated circuits
KR100295916B1 (ko) 최소 영역 디자인 룰 측정을 위한 테스트 구조 및 그 방법
US5198778A (en) Method for inspecting printed circuit boards with through-holes
US6392252B2 (en) Semiconductor device
US6917208B2 (en) Method and test structure for determining resistances at a plurality of interconnected resistors in an integrated circuit
US7538443B2 (en) Offset dependent resistor for measuring misalignment of stitched masks
CN113030580B (zh) 一种电测方法
JP2011059085A (ja) 半導体装置及びその検査方法
JP2890682B2 (ja) 半導体装置
KR20040100510A (ko) 반도체 테스트 패턴 형성 방법
JP2008135623A (ja) 配線基板及びその製造方法
JPH04324951A (ja) 半導体装置
CN118130902A (zh) 测试电阻的结构及方法、wat测试装置
JPS62126648A (ja) 半導体装置及びその評価方法
KR19990066372A (ko) 반도체의 테스트 패턴
CN114256081A (zh) 一种半导体晶圆的测试结构及测试方法
KR20100079217A (ko) 브리지 테스트용 ｐｃｍ 테스트 패턴
JPS60111973A (ja) 回路基板結線識別装置
JPS58176966A (ja) 集積回路装置
KR20000045238A (ko) 반도체 소자 제조 공정에서의 오버레이 측정 장치 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee