JPWO2004093191A1 - 半導体装置 - Google Patents

Abstract

電気的に接続されるとともに、配線層数が互いに異なる第１の領域と第２の領域とからなるパッド（４，５）を、入出力回路（２）の上方に配置するようにして、半導体装置にてパッドピッチが縮小されパッドの長さが長くなったとしてもチップ面積の増大を抑制することができるようにする。

Description

本発明は、半導体装置に関し、詳しくは半導体装置におけるパッドの配置及び構造に関する。

従来の半導体装置の構成について図６に基づいて説明する。
図６は、従来の半導体装置の構成例を模式的に示す図であり、図６においては半導体装置が形成される半導体チップ１１の外周部分の一部を示している。
図６において、１２は半導体チップ１１の中央部分に形成された図示しない内部回路に対して電気信号を入出力するための入出力回路であり、１３は半導体装置と外部機器等とを例えばワイヤボンディングにより電気的に接続するためのパッドである。
図６に示すように従来の半導体装置においては、入出力回路１２は半導体チップ１１の外周部に配列して配置形成され、パッド１３は入出力回路１２と半導体チップ１１のエッジ１４との間に配置形成される。これは、後述するプローブ検査によりパッド１３にクラック等が発生した場合に、クラック等を介して入出力回路１２等に水分が浸入するなどの不都合が生ずるのを防止するためである。なお、入出力回路１２とパッド１３とは下層の配線及び異なる層間の配線を接続するビア部により電気的に接続されている。
また、半導体装置は、プロセス完了後、形成された半導体装置の電気的特性を検査するためのプローブ検査が行われる。プローブ検査は、パッド１３にプローブ針を接触させて電気信号を入出力することにより行う。プローブ検査では、カンチレバーを利用する方法とフォトリソグラフィーを利用する方法とがある。
従来の半導体装置とそのプローブ検査方法の一例が、特開平８−２９４５１号公報（特許文献１）に開示されている。
プローブ検査にフォトリソグラフィーを利用する場合には、パッドにてプローブ針を接触させる領域の面積を縮小することができるが、製造コスト及びランニングコストは非常に高い。
一方、プローブ検査にカンチレバーを利用する場合には、製造コスト及びランニングコストは、フォトリソグラフィーを利用する場合に比べて非常に安価である。しかしながら、カンチレバーを利用する場合には、プロセス技術の進展等によりパッドピッチ（パッド間隔）が縮小すると、パッドにてプローブ針が接触する領域の面積が増大してしまう。
図７Ａ〜図７Ｄは、パッドピッチの縮小化に伴うプローブ針が接触する領域面積の増大について説明するための図である。図７Ａ〜図７Ｄにおいて、１３はパッドであり、１４はカンチレバー・プローブ針１５を備えたプローブ基板である。
図７Ａに示すようにパッドピッチ（パッド１３の間隔）が広い場合には、プローブ針１５の間隔は十分確保され、図７Ｂに示すようにパッド１３にてプローブ針１５が接触する領域の長さＬＰは短い。図７Ｂは、図７ＡのＣ矢視図である。
それに対して、図７Ｃに示すようにパッドピッチが狭い場合には、プローブ針１５の太さは決まっているので、プローブ針１５の間隔を確保するためにプローブ基板１４内に入れ込む量を大きくする必要がある。そのため、図７ＣのＤ矢視図である図７Ｄに示すように、パッド１３にてプローブ針１５が接触する領域の長さＬＰは長くなる。
上述のようにパッド１３にてプローブ針１５を接触させる領域の長さＬＰが長くなるとパッド１３が長くなり、半導体装置にて無駄なチップ面積が大きくなる。したがって、半導体装置の製造コストやランニングコストが増大してしまう。また、パッド１３はプローブ針１５の接触により表面に凹凸が生じ、このような箇所はワイヤボンディングの強度が低下する。したがって、パッド１３にてプローブ針１５が接触する領域が広くなるのに伴って、パッド１３にてワイヤボンディングに使用できる領域が狭くなり、ワイヤボンディングする位置を探すのが非常に困難になる。
特開平８−２９４５１号公報

本発明は、このような事情に鑑みてなされたものであり、半導体装置にてパッドピッチを縮小したとしても、チップ面積が増大することを抑制できるようにすることを目的とする。
本発明の半導体装置は、電気的に接続されるとともに、配線層数が互いに異なる第１の領域と第２の領域とからなるパッドを、入出力回路の上方に配置する。本発明によれば、半導体装置にてパッドピッチが縮小されパッドの長さが長くなったとしても、従来とは異なりパッドが入出力回路の上方に配置されるのでチップ面積の増大を抑制することができる。したがって、カンチレバーを利用したプローブ検査を行うことができ、製造コストを従来と比較して低減することができる。また、第１の領域と第２の領域の少なくとも一方の配線層数は複数になるので、プローブ検査等に配線層数が複数の一方の領域を用い、他方の領域をボンディングに用いることで、プローブ検査等により不都合が生ずることを防止できるとともに、ワイヤボンディングの強度低下を防止することができる。

図１Ａ、図１Ｂは、本発明の第１の実施形態による半導体装置の構成例を示す図である。
図２は、第１の実施形態による半導体装置の他の構成例を示す図である。
図３Ａ、図３Ｂは、カバー膜開口領域を示す図である。
図４Ａ、図４Ｂは、本発明の第２の実施形態による半導体装置の構成例を示す図である。
図５は、第２の実施形態による半導体装置の他の構成例を示す図である。
図６は、従来の半導体装置の構成を示す図である。
図７Ａ〜図７Ｄは、従来技術における問題点を説明するための図である。

以下、本発明の実施形態を図面に基づいて説明する。
（第１の実施形態）
図１Ａ、図１Ｂは、本発明の第１の実施形態による半導体装置の構成例を示す図であり、半導体装置が形成される半導体チップ１の外周部分の一部を示している（以下の第２の実施形態についても同様）。
図１Ａは、第１の実施形態による半導体装置の上面を模式的に示している。図１Ａにおいて、２は半導体チップ１の中央部分に形成された図示しない内部回路に対して電気信号を入出力するための入出力回路であり、４はパッドにてプローブ検査時にプローブ針を接触させるプロービング領域であり、５はパッドにて半導体装置と外部機器等とを電気的に接続するためのワイヤボンディングに使用するボンディング領域である。つまり、第１の実施形態では、パッドは、電気的に接続されたプロービング領域４とボンディング領域５とで構成される。なお、６は半導体チップ１のエッジである。
図１Ａに示すように入出力回路２は半導体チップ１の外周部に配列して配置され、プロービング領域４とボンディング領域５とからなるパッドは、ボンディング領域５が入出力回路２の上方に（基板法線方向から見て重なるようにして）入出力回路２と半導体チップ１のエッジ６との間に配置される。
図１Ｂは、図１ＡにおけるＩ−Ｉ間の断面を模式的に示している。
図１Ｂに示すように、パッドのプロービング領域４とボンディング領域５とは、パッド積層数（配線層数）が異なる。プロービング領域４は、最上層である第１配線層Ｌ１に形成した第１パッドと、その１つ下層の第２配線層Ｌ２に形成した第２パッドとからなり、この第１パッドと第２パッドはビア部７により電気的に接続されている。
また、ボンディング領域５は、第１配線層Ｌ１に形成した第１パッドからなる。ボンディング領域５の第１パッドは、下層の第２配線層Ｌ２に形成した入出力回路２を構成する金属配線層の一部の上方に形成され、入出力回路２を構成する金属配線層とビア部７により電気的に接続されている。
また、プロービング領域４の第１パッドとボンディング領域５の第１パッドは、電気的に接続されており、例えば一つの金属膜で構成される。なお、第２配線層Ｌ２に形成したプロービング領域４の第２パッドと、同一の配線層Ｌ２に形成した入出力回路２を構成する金属配線層とは絶縁膜を介して電気的に絶縁されている。ここで、プロービング領域４の第１及び第２のパッド、ボンディング領域５の第１パッドは、例えばアルミ層で構成され、ビア部７は例えばタングステンで構成される。
以上、説明したように、電気的に接続され、パッド積層数が互いに異なるプロービング領域４とボンディング領域５とからなるパッドを、ボンディング領域５と入出力回路２とが基板法線方向から見て重なるように配置し、ボンディング領域５の下層であり、プロービング領域４の第２のパッドが形成される第２配線層Ｌ２に入出力回路２の一部を形成する。
これにより、パッドのピッチが縮小されたとしても、ボンディング領域５を入出力回路２の上方に重なるように配置するので、パッドピッチの縮小によるチップ面積の増大を抑制することができる。また、パッドをプロービング領域４とボンディング領域５とに分けて、プロービング領域４を異なる層の複数のパッドで形成することで、機械的なストレスに対する耐性を向上させ、クラックの発生を抑制することができるとともに、プローブ検査等によりクラック等が発生しても、その影響が入出力回路２等に及ぶことを防止することができる。また、ボンディング領域５を個別に設けたことでワイヤボンディングの強度が低下することを防止し、十分な強度で接合することができる。したがって、パッドのピッチが縮小されたとしても、チップ規模が増大するのを抑制して、カンチレバーを利用したプローブ検査を行うことができ、製造コスト等を従来と比較して低減することができる。
なお、上述した説明では、プロービング領域４とボンディング領域５とからなるパッドは、入出力回路２と半導体チップ１のエッジ６との間に配置するようにしているが、図２に示すようにプロービング領域４とボンディング領域５とからなるパッドを、入出力回路２の半導体チップ１中央側に配置するようにしても良い。
図２Ａは、第１の実施形態による半導体装置の他の構成例を上面から模式的に示した図である。プロービング領域４とボンディング領域５とからなるパッドが、ボンディング領域５が入出力回路２の上方に位置するように配置される。また、入出力回路２は、プロービング領域４よりも半導体チップ１の外周部に形成される。このように配置した場合には、さらにチップ面積を小さくすることができる。
なお、上記図１Ａ、図１Ｂ及び図２においては、プロービング領域４とボンディング領域５とからなるパッドを、ボンディング領域５が入出力回路２の上方に位置するように配置しているが、これに限らずボンディング領域５の一部が入出力回路２の上方に位置するように配置しても良い。
ここで、プロービング領域４とボンディング領域５からなるパッドの上部に設けられるカバー膜の開口領域について説明する。
図３Ａ、図３Ｂは、カバー膜の開口領域の一例を示す図であり、図３Ａはプロービング領域４とボンディング領域５からなるパッドの外周にカバー膜８を設けた例を示している。
また、図３Ｂは、プロービング領域４及びボンディング領域５の外周にそれぞれカバー膜８を設けた例を示しており、上面から見てプロービング領域４とボンディング領域５との間がカバー膜８により仕切られる。図３Ｂに示したようにカバー膜開口領域を２つ設けると、プロービング領域４へのプローブ針の接触による衝撃等のプローブ検査の影響が、ボンディング領域５に完全に及ばなくなり、ボンディングする際に十分な強度でのボンディングを行うことができる。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
上述した第１の実施形態では、プロービング領域４とボンディング領域５とからなるパッドは、ボンディング領域５のみを入出力回路２の上方に配置している。以下に説明する第２の実施形態では、プロービング領域４とボンディング領域５とからなるパッド全体を入出力回路２の上方に配置する。
図４Ａ、図４Ｂは、本発明の第２の実施形態による半導体装置の構成例を示す図であり、半導体装置が形成される半導体チップ１の外周部分の一部を示している。なお、この図４Ａ、図４Ｂにおいて、図１Ａ、図１Ｂに示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
図４Ａは、第２の実施形態による半導体装置の上面を模式的に示している。図４Ａに示すように入出力回路２は半導体チップ１の外周部に配置され、プロービング領域４とボンディング領域５とからなるパッドは、パッド全体と入出力回路２とが基板法線方向から見て重なるように入出力回路２上方のエッジ６側に配置される。
図４Ｂは、図４ＡにおけるＩＩ−ＩＩ間の断面を模式的に示している。
図４Ｂに示すように、パッドのプロービング領域４とボンディング領域５とはパッド積層数が異なり、プロービング領域４は、最上層である第１配線層Ｌ１に形成した第１パッドと、その１つ下層の第２配線層Ｌ２に形成した第２パッドとからなり、第１パッドと第２パッドはビア部７により電気的に接続されている。
また、ボンディング領域５は、第１配線層Ｌ１に形成した第１パッドからなる。プロービング領域４の第１パッドとボンディング領域５の第１パッドは、電気的に接続されており、例えば一つの金属膜で構成される。プロービング領域４の第１及び第２のパッド、ボンディング領域５の第１パッドは、例えばアルミ層で構成され、ビア部７は例えばタングステンで構成される。
入出力回路２は、ビア部７により電気的に接続された、第２配線層Ｌ２に形成した金属配線層と、その１つ下層の第３配線層Ｌ３に形成した金属配線層とを含み形成される。
ここで、プロービング領域４の第１及び第２のパッドと、ボンディング領域５の第１パッドが、入出力回路２を構成する金属配線層の上方に形成される。また、プロービング領域４の第２のパッドは、入出力回路２を構成する第３配線層Ｌ３に形成した金属配線層とビア部７により電気的に接続されている。なお、第２配線層Ｌ２に形成したプロービング領域４の第２パッドと、同一の配線層Ｌ２に形成した入出力回路２を構成する金属配線層とは絶縁膜を介して電気的に絶縁されている。
以上、説明したように第２の実施形態によれば、上述した第１の実施形態で得られる効果に加え、プロービング領域４とボンディング領域５とからなるパッド全体を入出力回路２の上方に配置することで、チップ面積をさらに小さくすることができる。
ここで、第２の実施形態では、第１の実施形態と比較してパッドの下方に形成された回路を含めてパッド部分の総配線層数が１層増加するが、パッドの下方に形成される回路の層数やコストに応じて、第１の実施形態と第２の実施形態とを適切に使い分ければ良い。
なお、上述した説明では、プロービング領域４とボンディング領域５とからなるパッドは、パッド全体が入出力回路２の上方に位置するとともに、プロービング領域４をエッジ６側にして配置しているが、図５に示すようにボンディング領域５をエッジ６側にして配置するようにしても良い。
なお、上記第１及び第２の実施形態では、プロービング領域４の配線層数が１層で、ボンディング領域５の配線層数が２層の場合を一例として示したが、本発明はこれに限らず、ボンディング領域５の配線層数がプロービング領域４の配線層数よりも少なければ良く、プロービング領域４及びボンディング領域５の配線層数はそれぞれ任意である。また、プロービング領域４及びボンディング領域５からなるパッドの形状も一例であり、例えばボンディングの方法に応じて適宜変形しても良い。
また、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

以上、説明したように本発明によれば、電気的に接続されるとともに、配線層数が互いに異なる第１の領域と第２の領域とからなるパッドを、入出力回路の上方に配置することで、パッドピッチが縮小されてもチップ面積の増大を抑制することができる。したがって、パッドピッチが縮小されても、チップ規模が増大するのを抑制して、カンチレバーを利用したプローブ検査を行うことができ、製造コストを従来と比較して低減することができる。

Claims (12)

1. 入出力回路を備えた半導体装置であって、
   電気的に接続されるとともに、配線層数が互いに異なる第１の領域と第２の領域とからなるパッドを有し、
   上記パッドを上記入出力回路の上方に配置することを特徴とする半導体装置。
2. 上記パッドの一部を上記入出力回路の上方に配置することを特徴とする請求項１に記載の半導体装置。
3. 上記パッドが、上記入出力回路よりも上記半導体装置が形成される半導体チップのエッジ側に配置されることを特徴とする請求項２に記載の半導体装置。
4. 上記入出力回路が、上記パッドよりも上記半導体装置が形成される半導体チップのエッジ側に配置されることを特徴とする請求項２に記載の半導体装置。
5. 上記パッドの第１の領域を上記入出力回路の上方に配置することを特徴とする請求項１に記載の半導体装置。
6. 上記パッドの第１の領域の配線層数は、上記パッドの第２の領域の配線層数より少ないことを特徴とする請求項５に記載の半導体装置。
7. 上記パッドの第１の領域は１つの層に形成され、上記パッドの第２の領域は上記第１の領域が形成される層及びその１つ下層の層に形成されることを特徴とする請求項６に記載の半導体装置。
8. 上記パッドの第１の領域はボンディングを行うための領域であり、上記第２の領域は検査を行うための領域であることを特徴とする請求項５に記載の半導体装置。
9. 上記パッドの第２の領域と上記入出力回路とがそれぞれ形成される層のうち、少なくとも１層が同じであることを特徴とする請求項５に記載の半導体装置。
10. 上記パッドのカバー膜の開口領域が、上記第１及び第２の領域に対して共通であることを特徴とする請求項１に記載の半導体装置。
11. 上記パッドのカバー膜の開口領域が、上記第１及び第２の領域に対してそれぞれ設けられていることを特徴とする請求項１に記載の半導体装置。
12. 上記パッド全体を上記入出力回路の上方に配置することを特徴とする請求項１に記載の半導体装置。

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