JP5096840B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体チップに発生するクラック等を検出可能な半導体装置に関する。
従来の半導体装置においては、図２に示すように、切断時、マウント時、加熱時における応力等によって半導体チップ１１０にクラック１２０が発生することがあった。
このような問題を解決するものとして、例えば特許文献１〜３に記載されたものがある。これらの文献に記載された半導体装置を、パッケージ基板上に搭載した例により説明する。
図３に示すように、パッケージ基板１２４は外周縁に沿って複数の端子１２６を備え、半導体チップ１１０は外周縁に沿って複数の電極パッド１１２を備える。端子１２６と電極パッド１１２とはボンディングワイヤ１３０により接続されている。
半導体チップ１１０は、電極パッド１１２と半導体チップ１１０の外周縁との間に設けられた配線１１８を備え、隣接した第１電極パッド１１２ａ，第２電極パッド１１２ｂを接続している。半導体チップ１１０の第１電極パッド１１２ａと、パッケージ基板１２４の第１端子１２６ａとは、ボンディングワイヤ１３０により接続されている。同様に、第２電極パッド１１２ｂと、第２端子１２６ｂとは、ボンディングワイヤ１３０により接続されている。
半導体チップ１１０にクラック１２０が発生すると、配線１１８が断線する。この場合、第１端子１２６ａと第２端子１２６ｂとの間の抵抗値が変動するため、クラック１２０を検知することができると記載されている。
また、特許文献１には、導電体パターンの両端間が相互に入り組んでいると記載されており、導電体パターンの両端部において接続された２つの測定用電極パットが一つの辺に形成されている態様が記載されている。
特開平６−２４４２５４号公報 特開２００５−２７７３３８号公報 特開２００５−３５３８１５号公報
しかしながら、上記文献記載の半導体チップにおいては、複数の半導体チップを積層することを考慮していない。そのため、上記文献記載の半導体チップを積層した場合、半導体チップ毎にクラックの発生を検知する必要があり、半導体装置の検査が煩雑なものとなった。
また、上記文献記載の半導体チップにおいては、検出用パッドとして隣接した第１電極パッド１１２ａおよび第２電極パッド１１２ｂを用いる必要があった。そのため、複数の半導体チップを積層する場合において所望の電極パッドを用いることができず、設計の自由度が制限されていた。
本発明の半導体装置は、第１半導体チップと、前記第１半導体チップ上に積層された第２半導体チップと、前記第１半導体チップ上に形成された複数の第１電極パットと、前記第２半導体チップ上に形成された複数の第２電極パットと、前記複数の第１電極パットから選択された２つの電極パッドに接続すると共に前記第１半導体チップの外周に沿って形成された第１配線と、前記複数の第２電極パットから選択された２つの電極パッドに接続すると共に前記第２半導体チップの外周に沿って形成された第２配線と、前記第１配線の一端が接続している前記第１電極パットの一つと、前記第２配線の一端が接続している前記第２電極パットの一つとを接続し、前記第１配線と前記第２配線とを直列に接続する第３配線と、を備える。
このような構成によれば、第１半導体チップの第１配線と第２半導体チップの第２配線とが直列に接続されているので、両端部に位置する２つの電極パッド間の抵抗値を測定することにより、第１半導体チップと第２半導体チップとにおけるクラックの発生を一度に測定することができる。そのため、複数の半導体チップに生じるクラックを簡便な方法で検知することができる。
さらに、このような構成によれば、任意の位置に配線を引き回すことができるので、複数の電極パッドから任意に選択された所望の２つの電極パッドを用いることができる。そのため、複数の半導体チップを積層した半導体装置において設計の自由度が向上する。
本発明によれば、複数の半導体チップに生じるクラックを簡便な方法で検知することができるとともに、設計の自由度が向上した半導体装置が提供される。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
本実施形態の半導体装置を、図１の概略上面図により説明する。
本実施形態の半導体装置は、図１に示すように、第１半導体チップ１１と、第１半導体チップ１１上に積層された第２半導体チップ３４とを備え、パッケージ基板２４上に搭載されている。パッケージ基板２４は、その上面に外周縁に沿って形成された複数の端子２６を有している。
第１半導体チップ１１は、その外周縁に沿って形成された複数の第１電極パッド１２と、第１配線１８とを備える。
第１配線１８は、複数の第１電極パッド１２から任意に選択された２つの第１電極パッド１２ａ，１２ｂに接続するとともに、最上層において第１半導体チップ１１の外周縁のほぼ全域にわたって設けられている。
第１配線１８は、Ａｌ、Ｃｕ等の金属を含むことができる。第１配線１８の配線幅は、内部信号配線幅以上の配線幅とすることができる。
第１電極パッド１２は、第１半導体チップ１１の内部回路に接続した電極パッドであり、電気的にフローティング状態のパッドを含む。複数の第１電極パッド１２から選択された２つの第１電極パッド１２ａ，１２ｂは、第１配線１８と接続する。第１電極パッド１２ａ，１２ｂは、検査用に特別に設けられた検査用パッドではなく、上述の複数の第１電極パッド１２から任意に選択される。
第１配線１８と接続する２つの第１電極パッド１２ａ，１２ｂは、矩形状の第１半導体チップ１１の異なる辺に位置している。
第１配線１８は、第１半導体チップ１１の最上層において外周縁に沿って１周以上引き回される。本実施形態においては、第１配線１８が重複する箇所を少なくとも一部に有する。
第１半導体チップ１１にクラックが生じると、２つの第１電極パッド１２ａ，１２ｂ間の第１配線１８が断線することになる。したがって、２つの第１電極パッド１２ａ，１２ｂ間の抵抗値により、クラック２０の発生を検知することができる。
第２半導体チップ３４は、その外周縁に沿って形成された複数の第２電極パッド３６と、第２配線４２とを備える。
第２配線４２は、複数の第２電極パッド３６から任意に選択された２つの第２電極パッド３６ａ，３６ｂに接続するとともに、最上層において第２半導体チップ３４の外周縁のほぼ全域にわたって設けられている。
第２配線４２は、Ａｌ、Ｃｕ等の金属を含むことができる。第２配線４２の配線幅は、内部信号配線幅以上の配線幅とすることができる。
第２電極パッド３６は、第２半導体チップ３４の内部回路に接続した電極パッドであり、電気的にフローティング状態のパッドを含む。複数の第２電極パッド３６から選択された２つの第２電極パッド３６ａ，３６ｂは、第２配線４２と接続する。第２電極パッド３６ａ，３６ｂは、検査用に特別に設けられた検査用パッドではなく、上述の複数の第２電極パッド３６から任意に選択される。
第２配線４２と接続する２つの第２電極パッド３６ａ，３６ｂは、矩形状の第２半導体チップ３４の異なる辺に位置している。
第２配線４２は、第２半導体チップ３４の最上層において外周縁に沿って１周以上引き回される。本実施形態においては、第２配線４２が並行に存在する箇所を少なくとも一部に有する。
第２半導体チップ３４にクラック２０が生じると、２つの第２電極パッド３６ａ，３６ｂ間の第２配線４２が断線することになる。したがって、２つの第２電極パッド３６ａ，３６ｂ間の抵抗値により、クラックの発生を検知することができる。
第１半導体チップ１１において第１配線１８に接続された第１電極パッド１２ａと、第２半導体チップ３４において第２配線４２に接続された第２電極パッド３６ａとが、第３配線（ボンディングワイヤ３０ａ）を介して電気的に接続されている。この構成により、第１配線１８と第２配線４２とが、直列に接続される。
パッケージ基板２４の第１端子２６ａは、第４配線（ボンディングワイヤ３０ｂ）を介して第１半導体チップ１１の第１電極パッド１２ｂと接続している。第１半導体チップ１１の第１電極パッド１２ａは、第３配線（ボンディングワイヤ３０ａ）を介して第２電極パッド３６ａと接続している。第２半導体チップ３４の第２電極パッド３６ｂは、第５配線（ボンディングワイヤ３０ｃ）を介してパッケージ基板２４上の第２端子２６ｂと接続している。
以下に、本実施形態の効果を説明する。
本実施形態においては、第１半導体チップ１１の第１配線１８に接続された第１電極パッド１２ａと、第２半導体チップ３４の第２配線４２に接続された第２電極パッド３６ａとが、ボンディングワイヤ３０ａを介して電気的に接続され、第１配線１８と第２配線４２とが直列に接続される。
従来の半導体装置において、半導体チップのクラックの発生を検知するには、半導体チップ毎に別々に測定する必要があった。そのため、半導体チップを積層した場合においては、クラックの発生を検知することは煩雑なものであった。
これに対して、本実施形態の半導体装置によれば、第１配線１８と第２配線４２とが直列に接続されているので、これらに接続する第１端子２６ａと第２端子２６ｂとの間の抵抗値を測定することにより第１半導体チップ１１または第２半導体チップ３４におけるクラック２０の発生を一度に検出することができる。
さらに本実施形態の半導体装置によれば、任意の位置に配線を引き回すことができるので、複数の電極パッドから任意に選択された所望の２つの電極パッドを用いることができる。そのため、複数の半導体チップを積層した半導体装置において設計の自由度が向上する。
また、第１電極パッド１２ｂおよび第２電極パッド３６ｂのいずれか一方が、第１配線１８または第２配線４２にのみ接続していてもよい。
即ち、第１配線１８または第２配線４２の電極パッドが接続されない側の一端を、ＶＤＤ、ＧＮＤなどあらかじめその役割を定められた端子（プルアップ／プルダウンを含む）に接続することもできる。
第１電極パッド１２ｂおよび第２電極パッド３６ｂが電気的にフローティング状態である場合、第１配線１８または第２配線４２の断線を確認するにはこれらの電極パッド間に電圧をかける必要がある。しかしながら、上記構成とすることにより、第１配線１８にのみ接続する第１電極パッド１２ｂまたは第２配線４２にのみ接続する第２電極パッド３６ｂの出力を検出することができ、容易に第１配線１８および第２配線４２の断線を確認することができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
本実施形態においては、第１配線１８および第２配線４２が最上層に存在する例を用いて示したが、少なくとも一方が最上層以外の層に存在していてもよい。
半導体装置の使用時における断続的な熱ストレスにより、パッケージ基板と樹脂の膨張率の違いから、パッケージ全体に反りが発生する。この反りは、コーナー部において顕著であるので、モールド層に近い最上位層の配線ほど影響が大きく、応力が集中し、金属スライドが発生する場合がある。
しかしながら、特許文献に記載のような従来の半導体装置においては、単層もしくは、同一層において配線を引き回しており、温度ストレスで発生する応力による金属配線スライドでの断線とペレットクラックとを区別することができなかった。
これに対し、第１配線１８および第２配線４２の少なくとも一方が最上層以外の層に存在すれば、アルミ等のマイグレートやヒロックによる断線や金属配線スライドをより効果的に抑制することができ、断線や短絡の発生を抑制することができるので、半導体装置の不良原因を特定する精度を高めることができる。
また、第１配線１８または第２配線４２が第１半導体チップ１１または第２半導体チップ３４の最下層に位置する場合、ポリシリコン抵抗を用いることもできる。
また、２つの第１電極パッド１２ａ，１２ｂは、矩形状の第１半導体チップ１１の同一の辺に沿って形成されていてもよく、また隣接していてもよい。２つの第２電極パッド３６ａ，３６ｂは、矩形状の第２半導体チップ３４の同一の辺に沿って形成されていてもよく、また隣接していてもよい。
また、本実施形態において、第１半導体チップ１１および第２半導体チップ３４はパッケージ基板２４上に並列に搭載されていてもよい。
また、第１半導体チップ１１上に、第２半導体チップ３４と第３半導体チップとが並列に搭載されていてもよく、第１半導体チップ１１、第２半導体チップ３４および第３半導体チップが順に積層されていてもよい。第３半導体チップを用いる場合、これらの半導体チップの配線が電極パッドを介して直列に接続されていてもよい。
本実施形態に係る半導体装置の概略上面図である。 従来の半導体装置の概略上面図である。 従来の半導体装置の概略上面図である。
符号の説明
１１ 第１半導体チップ
１２、１２ａ、１２ｂ 第１電極パッド
１８ 第１配線
２０ クラック
２４ パッケージ基板
２６ 端子
２６ａ 第１端子
２６ｂ 第２端子
３０ａ，３０ｂ，３０ｃ ボンディングワイヤ
３４ 第２半導体チップ
３６、３６ａ、３６ｂ 第２電極パッド
４２ 第２配線

Claims (7)

  1. 第１半導体チップと、
    前記第１半導体チップ上に積層された第２半導体チップと、
    前記第１半導体チップ上に形成された複数の第１電極パットと、
    前記第２半導体チップ上に形成された複数の第２電極パットと、
    複数の前記第１電極パットから選択された２つの前記第１電極パッドに接続すると共に前記第１半導体チップの外周に沿って形成された第１配線と、
    複数の前記第２電極パットから選択された２つの前記第２電極パッドに接続すると共に前記第２半導体チップの外周に沿って形成された第２配線と、
    前記第１配線の一端が接続している前記第１電極パットの一つと、前記第２配線の一端が接続している前記第２電極パットの一つとを接続し、前記第１配線と前記第２配線とを直列に接続する第３配線と、を備えることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    第１端子と第２端子とをさらに備え、
    前記第１端子と前記第１配線の他端が接続している前記第１電極パットとは、第４配線を介して接続され、
    前記第２端子と前記第２配線の他端が接続している前記第２電極パットとは、第５配線を介して接続されていることを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第１半導体チップは、前記第１端子および前記第２端子を備える基板上に搭載されていることを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第１および第２配線は、それぞれ前記第１および第２半導体チップの外周縁に沿って１周以上引き回されていることを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第１配線および前記第２配線の少なくとも一方は、最上層以外の層に形成されていることを特徴とする半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第１配線に接続された２つの前記電極パッドのうちの他方の前記電極パッドおよび前記第２配線に接続された２つの前記電極パッドのうちの他方の前記電極パッドのいずれか一方が、該配線にのみ接続していることを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第１配線と接続する２つの前記電極パッドが、矩形状の前記第１半導体チップの異なる辺に沿ってそれぞれ形成され、
    前記第２配線と接続する２つの前記電極パッドが、矩形状の前記第２半導体チップの異なる辺に沿ってそれぞれ形成されていることを特徴とする半導体装置。
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