CN101350342A - 测试用集成电路结构 - Google Patents

Abstract

本发明公开了一种测试用集成电路结构，位于切割道区，且包括第一/第二测试键、第一/第二导电插塞、第一/第二测试焊垫及保护层。第一/二测试键包括配置在切割道区的基底中的第一/二有源电路元件及电学连接其的第一/二内连线。第二测试键与第一测试键基本上平行排列。第一/二导电插塞位于第一/二内连线上，且与后者的最上层金属层接触。第一/二测试焊垫配置于第一、第二测试键上方，且与第一/二导电插塞接触。保护层具有暴露出部分第一/第二测试焊垫的第一开口以及暴露出部分第二测试焊垫的第二开口。

Description

测试用集成电路结构

技术领域

本发明涉及一种集成电路结构，且特别涉及可提高切割道的空间利用率的一种测试用集成电路结构。

背景技术

在晶片制作完成后、切割封装前，常用一种晶片接受度测试(waferacceptance testing，WAT)的方法，来量测晶片上的半导体元件的成品率。此方法为，在晶片上的管芯(die)周围，也就是晶片上具有多个相互平行与垂直的切割道(scribe line)上，会特别提供多个测试键(testkey)。这些测试键会再经由焊垫(pad)来电学连接至外部的电路或供探测卡(probe card)的探针(probe)来进行测试工作，以监控各阶段工艺的优劣。通常，一般在管芯上形成的元件结构主要是用来参与逻辑运算或是记忆功能，而在切割道上也会同时形成有相似的元件结构，作为测试用途的测试键。

请同时参考图1A及图1B，其中图1A为绘示晶片加工完成后的上视示意图，图1B为对应图1A中部分切割道区域110的放大图。在已加工完成的晶片100上排列有多个矩形的管芯102，而管芯102间有切割道104。在切割道104上配置有测试键106，且测试键106上配置有多个测试焊垫108。其中，切割道104的宽度例如62μm，而每一测试焊垫108的尺寸例如是54μm×54μm。单一测试焊垫所占用的单位宽度(pad pitch)d，即测试焊垫的间距，例如是100μm。另外，作为测试用途的元件结构(未绘示)配置于测试焊垫108之间的区域112下方，也就是说其并不是配置于测试焊垫108的预定配置处下方。晶片上还会配置保护层(未绘示)，以保护晶片上的元件不受外界湿气或其他污染物的影响。在保护层中具有暴露出部分测试焊垫108的开口114，其即所谓的焊垫开口，尺寸例如是52μm×52μm。

如上所述，传统的测试用集成电路结构仅在约50％的切割道区域配置测试焊垫，致使晶片的空间利用率过低、制造成本过高。而且，目前的工艺技术无法使测试焊垫的间距更为微缩。另外，一般在切割道上会放置多条测试图形，作为测试键。但是，在工艺技术无法使元件可进一步微小化时，则会影响这些测试键在切割道上的配置情况。详细而言，若管芯尺寸不能更为缩小，则需增大切割道的宽度为2倍、3倍或甚至更大的宽度使这些测试键可完全容纳在切割道上。如此一来，亦将造成工艺成本大幅增加。

因此可知，因为受限于目前的工艺技术，而无法提高晶片的切割道的空间利用率以及降低制造成本，所以如何解决此问题已成为现今业界积极努力发展的目标之一。

发明内容

有鉴于此，本发明的目的就是在提供一种测试用集成电路结构，能够使原切割道区可容纳的测试键数量增加，以提高晶片的空间利用率以及节省工艺成本。

本发明的测试用集成电路结构位于切割道区，包括第一/第二测试键、第一/第二导电插塞、第一/第二测试焊垫及保护层。第一测试键包括配置在切割道区的基底中的第一有源电路元件及电学连接第一有源电路元件的第一内连线。第二测试键与第一测试键基本上平行排列，包括配置在切割道区的基底中的第二有源电路元件及电学连接第二有源电路元件的第二内连线。第一导电插塞位于第一内连线上，且与第一内连线的最上层金属层接触。第二导电插塞位于第二内连线上，且与第二内连线的最上层金属层接触。第一测试焊垫配置于第一、第二测试键上方，且与第一导电插塞接触。第二测试焊垫配置于第一、第二测试键上方，且与第二导电插塞接触。保护层具有暴露出部分第一测试焊垫的第一开口及暴露出部分第二测试焊垫的第二开口。

在一实施例中，上述第一、第二测试键的宽度相等，且第一、二测试键的宽度总和基本上等于切割道区的宽度。

在一实施例中，上述第一、第二测试键与第一、第二导电插塞之间更配置有介电层。

在一实施例中，上述第一测试键的第一有源电路元件与第二测试键的第二有源电路元件为相同的元件。在另一实施例中，上述第一测试键的第一有源电路元件与第二测试键的第二有源电路元件为不相同的元件。

在一实施例中，上述第一、第二导电插塞的材料包括铝。

在一实施例中，上述第一、第二测试焊垫的材料包括铝。

在一实施例中，上述第一、第二内连线的最上层金属层的材料包括铜。

在本发明的一些实施例中，上述测试用集成电路结构还包括至少一第三测试键、第三导电插塞与第三测试焊垫。第三测试键与第一、第二测试键基本上平行排列，且配置于第一、第二测试键之间，包括配置在切割道区的基底中的第三有源电路元件及电学连接第三有源电路元件的第三内连线。第三导电插塞位于第三内连线上，且与第三内连线的最上层金属层接触。第三测试焊垫配置于第一、第二、第三测试键上方，且与第三导电插塞接触。另外，保护层更具有暴露出部分第三测试焊垫的第三开口。

在一实施例中，第一、第二、第三测试键的宽度相等，第一至三测试键的宽度总和基本上等于切割道区的宽度。

在一实施例中，第一测试键的第一有源电路元件、第二测试键的第二有源电路元件与第三测试键的第三有源电路元件为相同的元件。在另一实施例中，第一测试键的第一有源电路元件、第二测试键的第二有源电路元件与第三测试键的第三有源电路元件为不相同的元件。

在一实施例中，第一至第三导电插塞的材料包括铝。

在一实施例中，第一至第三测试焊垫的材料包括铝。

在一实施例中，上述第一至第三内连线的最上层金属层的材料包括铜。

本发明的另一种测试用集成电路结构位于切割道区，包括第一/第二测试键、第一/第二导电插塞、第一/第二测试焊垫及保护层。第一测试键配置在切割道区的基底中。第二测试键配置在该切割道区的基底中，且与第一测试键基本上平行排列。第一导电插塞位于第一内连线上，且与第一测试键的最上层导体层接触。第二导电插塞位于第二内连线上，且与第二测试键的最上层导体层接触。第一测试焊垫配置于第一、第二测试键上方，且与第一导电插塞接触。第二测试焊垫配置于第一、第二测试键上方，且与第二导电插塞接触。保护层具有暴露出部分第一测试焊垫的第一开口及暴露出部分第二测试焊垫的第二开口。

在一实施例中，上述第一、第二测试键的宽度相等，且第一、二测试键的宽度总和基本上等于切割道区的宽度。

在一实施例中，上述第一、第二测试键与第一、第二导电插塞之间更配置有介电层。

在一实施例中，上述第一、第二导电插塞的材料包括铝。

在一实施例中，上述第一、第二测试焊垫的材料包括铝。

在一实施例中，上述第一、第二测试键的最上层导体层的材料包括铜。

在本发明的一些实施例中，上述测试用集成电路结构还包括至少一第三测试键、第三导电插塞与第三测试焊垫。第三测试键配置在该切割道区的基底中，且与第一、第二测试键基本上平行排列，且配置于第一、第二测试键之间。第三导电插塞位于第三内连线上，且与第三测试键的最上层导体层接触。第三测试焊垫配置于第一、第二、第三测试键上方，且与第三导电插塞接触。另外，保护层更具有暴露出部分第三测试焊垫的第三开口。

在一实施例中，第一、第二、第三测试键的宽度相等，第一至三测试键的宽度总和基本上等于切割道区的宽度。

在一实施例中，第一至第三导电插塞的材料包括铝。

在一实施例中，第一至第三测试焊垫的材料包括铝。

在一实施例中，上述第一至第三测试键的最上层导体层的材料包括铜。

如上所述，本发明的测试用集成电路结构是将有源电路元件配置于测试焊垫下方，并将第一、第二测试键基本上平行排列配置于测试焊垫下方，而分别通过第一、第二导电插塞使第一、第二测试焊垫分别电学连接第一、第二测试键。因此，可在原切割道区内增加测试键的数量，以便于节省空间的利用率以及降低工艺成本。另外，在工艺技术可使测试键尺寸更微缩的情况下，本发明的测试用集成电路结构亦可进一步包含三个或三个以上的测试键。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。

附图说明

图1A为绘示晶片加工完成后之上视示意图。

图1B为对应图1A中部分切割道区域的放大图。

图2为依照本发明实施例所绘示的测试用集成电路结构的上视图。

附图标记说明

100：晶片                    102：管芯

104：切割道                  106：测试键

108：测试焊垫                110：部分切割道区域

112：测试焊垫之间的区域            114：焊垫开口

200：晶片/基底                     202：切割道区

204、206：第一、第二测试键         208、210：最上层金属层

212、214：第一、第二导电插塞       216、218：第一、第二测试焊垫

220、222：第一、第二焊垫开口       224：切割路径(saw path)

具体实施方式

图2为依照本发明实施例所绘示的测试用集成电路结构的上视图。在图2中，各构件的尺寸及间距皆是以目前工艺技术来定义，本发明并不限定于此。

请参照图2，晶片/基底200具有元件区(未绘示)与切割道区202。其中，晶片/基底200的元件区是指管芯(die)的区域，其为有源电路元件与内连线形成的处。切割道区202是指围绕在管芯周围用以分隔管芯的区域，其也会同时形成有相似的有源电路元件与内连线的结构，以用来作为测试用途的测试键(testkey)。而且，切割道区202的有源电路元件与内连线的制造步骤一般是与元件区的工艺整合在一起。切割道区202的有源电路元件例如是晶体管或其他半导体电路，而内连线例如是由多层金属层与插塞(via)堆叠而成，以用来作为元件间的电学连接之用。

本实施例的测试用集成电路结构是位于晶片/基底200的切割道区202。本实施例的测试用集成电路结构包括第一测试键204与第二测试键206，而第二测试键206与第一测试键204基本上平行排列。亦即是，第二测试键206与第一测试键204是以并排的方式配置在切割道区202上。其中，第一测试键204主要是由配置在晶片/基底200中的第一有源电路元件(未绘示)以及电学连接此第一有源电路元件的第一内连线(部分绘示)所组成。第二测试键206主要是由配置在晶片/基底200中的第二有源电路元件(未绘示)以及电学连接此第二有源电路元件的第二内连线(部分绘示)所组成。上述，第一测试键204的第一有源电路元件与第二测试键206的第二有源电路元件可例如是相同的元件或者是不相同的元件。在图2中，仅绘示出第一测试键204的第一内连线的最上层金属层(top metal)208以及第二测试键206的第二内连线的最上层金属层210，而金属层208、210的材料例如是铜。

另外，在本实施例中，第一测试键204与第二测试键206的宽度相同，且其宽度总和基本上等于切割道区202的宽度。切割道区202的宽度例如是62μm，而第一测试键204与第二测试键206的宽度例如是30μm左右，测试键204、206的内连线的最上层金属层208、210的宽度小于30μm，其尺寸例如是30μm×20μm。

请继续参照图2，本实施例的测试用集成电路结构还包括并列的第一导电插塞212与第二导电插塞214。其中，第一导电插塞212位于第一测试键204的内连线上，且与内连线的最上层金属层208接触。第二导电插塞214位于第二测试键206的内连线上，且与内连线的最上层金属层210接触。上述第一导电插塞212与第二导电插塞214的材料例如是铝。在本实施例中，第一导电插塞212与第二导电插塞214的尺寸例如是14μm  18μm。另外，第一、二测试键204、206与第一、二导电插塞212、214间更可配置介电层(未绘示)，其材料例如是低介电常数(low-k)材料。

本实施例的测试用集成电路结构的第一测试焊垫(pad)216，配置于第一测试键204与第二测试键206上方，且与第一导电插塞212接触。另外，第二测试焊垫218配置于第二测试键204与第二测试键206上方，且与第二导电插塞214接触。上述，第一测试焊垫216与第二测试焊垫218的材料例如是铝。在本实施例中，相邻的第一测试焊垫的间距或第二测试焊垫的间距d’亦例如是100μm。特别要说明的是，本实施例的测试用集成电路结构是将有源电路元件配置在测试焊垫下方，也就是将所谓的BOAC(bond on activecircuit)技术应用于此结构中。而且，第一测试焊垫216通过与第一导电插塞212接触而电学连接第一测试键204，第二测试焊垫218通过与第二导电插塞214接触而电学连接第二测试键206。因此，本实施例的测试用集成电路结构可在原切割道区内增加测试键的数量，而可以节省空间并降低工艺成本。

另外，在晶片/基底200上会覆盖一层保护层(未绘示)，以避免晶片上的元件受到外界湿气或其他污染物的影响。保护层是位于第一测试焊垫216与第二测试焊垫218周围，且保护层中具有曝露出部分第一测试焊垫216的开口220与曝露出部分第二测试焊垫218的开口222，而开口220、222即所谓的焊垫开口。上述的保护层的材料例如是氧化硅、氮化硅、氮氧化硅或合适的绝缘材料。

由上述可知，在目前工艺技术的限制下，本实施例的测试用集成电路结构可在原切割道区以及相同的测试焊垫间距的情况下，使切割道区内可配置的测试键数量增加，以达到提高晶片的空间利用率与节省工艺成本的目的。

值得特别一提的是，已知的测试用集成电路结构(如图1A与图1B所示)在晶片切割操作期间，会受应力的影响而在切割道区的材料层之间的界面产生龟裂或脱层(delamination)等损伤的问题，而此问题往往会使得外界的湿气经由脱层处或龟裂处进入管芯中，导致元件的可靠度降低，或使得管芯上的元件损坏。然而，本发明的测试用集成电路结构在切割道区的切割路径(sawpath)(如图2的标号224所示)两侧配置有金属层208、210(即内连线)以及第一、第二导电插塞212、214，其可当作支撑(supporting)的结构用以增加强度，以避免上述的问题的发生。当然，若是在工艺参数允许的情况下，亦可在其中增加配置虚拟图案(dummy)，例如是图案化金属，以作为支撑结构。

另一方面，由于晶片接受度测试(wafer acceptance testing，WAT)的方法是利用探测卡的探针探与测试焊垫接触来来进行测试。因此，为了在进行测试时能便于辨识出测试焊垫的位置，亦可使本发明的测试用集成电路结构的测试焊垫形状不尽相同，或者是利用晶片/基底中的导电插塞制作出文字或数字来表示不同的测试焊垫位置。上述的辨识测试焊垫位置的方法为本领域中具有通常知识者所熟知，在此不再赘述。

上述实施例的测试用集成电路结构是以目前的工艺技术而设计，其仅包含二测试键。然而，在日后工艺技术更为进步时，本技术领域具有通常知识者也可视其需求，而依据本发明的精神与前述诸实施例的教导改变实施方式。例如，本发明的测试用集成电路结构可进一步包括至少一第三测试键，亦即是可使本发明的测试用集成电路结构包含三个或三个以上的测试键。

此第三测试键会与第一、第二测试键204、206基本上平行排列，且配置在第一、第二测试键204、206之间。第三测试键、第一测试键204与第二测试键206的宽度相同，且其宽度总和基本上等于切割道区202的宽度。若切割道区202的宽度例如是62μm，则第三测试键、第一测试键204与第二测试键206的宽度例如是20μm左右。

第三测试键主要是由配置在晶片/基底200中的第三有源电路元件以及电学连接此第三有源电路元件的第三内连线所组成。在第三测试键的第三内连线上配置有第三导电插塞，且此第三导电插塞与第三内连线的最上层金属层接触。其中，第三导电插塞的材料例如是铝。第三内连线的最上层金属层的材料例如是铜。另外，第三测试焊垫配置于第一测试键204、第二测试键206与第三测试键上方，且与第三导电插塞接触，第三测试焊垫的材料例如是铝。同样地，保护层亦会覆盖第三测试焊垫周围，且具有曝露出部分第三测试焊垫的开口。第三测试键的第三有源电路元件可与第一、第二有源电路元件相同或不同。

综上所述，本发明的测试用集成电路结构，可使切割道区中可配置的测试键数量增加，提高晶片的空间利用率，以及节省工艺成本。

虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定的为准。

Claims (26)

1.一种测试用集成电路结构，位于晶片的切割道区，包括：

第一测试键，其包括配置在该切割道区的基底中的第一有源电路元件以及电学连接该第一有源电路元件的第一内连线；

第二测试键，与该第一测试键基本上平行排列，该第二测试键包括配置在该切割道区的基底中的第二有源电路元件以及电学连接该第二有源电路元件的第二内连线；

第一导电插塞，位于该第一内连线上，且与该第一内连线的最上层金属层接触；

第二导电插塞，位于该第二内连线上，且与该第二内连线的最上层金属层接触；

第一测试焊垫，配置于该第一、该第二测试键上方，且与该第一导电插塞接触；

第二测试焊垫，配置于该第一、该第二测试键上方，且与该第二导电插塞接触；以及

保护层，具有暴露出部分该第一测试焊垫的第一开口以及暴露出部分该第二测试焊垫的第二开口。

2.如权利要求1所述的测试用集成电路结构，其中该第一、该第二测试键的宽度相等，且该第一、该第二测试键的宽度总和基本上等于该切割道区的宽度。

3.如权利要求1所述的测试用集成电路结构，其中该第一、该第二测试键与该第一、该第二导电插塞之间更配置有介电层。

4.如权利要求1所述的测试用集成电路结构，其中该第一测试键的该第一有源电路元件与该第二测试键的该第二有源电路元件为相同的元件。

5.如权利要求1所述的测试用集成电路结构，其中该第一测试键的该第一有源电路元件与该第二测试键的该第二有源电路元件为不相同的元件。

6.如权利要求1所述的测试用集成电路结构，其中该第一、该第二导电插塞的材料包括铝。

7.如权利要求1所述的测试用集成电路结构，其中该第一、该第二测试焊垫的材料包括铝。

8.如权利要求1所述的测试用集成电路结构，其中该第一、该第二内连线的最上层金属层的材料包括铜。

9.如权利要求1所述的测试用集成电路结构，还包括：

至少一第三测试键，与该第一、该第二测试键基本上平行排列，且配置于该第一、该第二测试键之间，其中该第三测试键包括配置在该切割道区的基底中的第三有源电路元件以及电学连接该第三有源电路元件的第三内连线；

第三导电插塞，位于该第三内连线上，且与该第三内连线的最上层金属层接触；以及

第三测试焊垫，配置于该第一、该第二、该第三测试键上方，且与该第三导电插塞接触，

其中该保护层更具有暴露出部分该第三测试焊垫的第三开口。

10.如权利要求9所述的测试用集成电路结构，其中该第一、该第二、该第三测试键的宽度相等，且该第一、该第二、该第三测试键的宽度总和基本上等于该切割道区的宽度。

11.如权利要求9所述的测试用集成电路结构，其中该第一测试键的该第一有源电路元件、该第二测试键的该第二有源电路元件与该第三测试键的该第三有源电路元件为相同的元件。

12.如权利要求9所述的测试用集成电路结构，其中该第一测试键的该第一有源电路元件、该第二测试键的该第二有源电路元件与该第三测试键的该第三有源电路元件为不相同的元件。

13.如权利要求9所述的测试用集成电路结构，其中该第一至该第三导电插塞的材料包括铝。

14.如权利要求9所述的测试用集成电路结构，其中该第一至该第三测试焊垫的材料包括铝。

15.如权利要求9所述的测试用集成电路结构，其中该第一至该第三内连线的最上层金属层的材料包括铜。

16.一种测试用集成电路结构，位于晶片的切割道区，包括：

第一测试键，配置在该切割道区的基底中；

第二测试键，配置在该切割道区的基底中，且与该第一测试键基本上平行排列；

第一导电插塞，位于该第一测试键上，且与该第一测试键的最上层导体层接触；

第二导电插塞，位于该第二测试键上，且与该第二测试键的最上层导体层接触；

第一测试焊垫，配置于该第一、该第二测试键上方，且与该第一导电插塞接触；

第二测试焊垫，配置于该第一、该第二测试键上方，且与该第二导电插塞接触；以及

保护层，具有暴露出部分该第一测试焊垫的第一开口以及暴露出部分该第二测试焊垫的第二开口。

17.如权利要求16所述的测试用集成电路结构，其中该第一、该第二测试键的宽度相等，且该第一、该第二测试键的宽度总和基本上等于该切割道区的宽度。

18.如权利要求16所述的测试用集成电路结构，其中该第一、该第二测试键与该第一、该第二导电插塞之间更配置有介电层。

19.如权利要求16所述的测试用集成电路结构，其中该第一、该第二导电插塞的材料包括铝。

20.如权利要求16所述的测试用集成电路结构，其中该第一、该第二测试焊垫的材料包括铝。

21.如权利要求16所述的测试用集成电路结构，其中该第一、二测试键的最上层导体层的材料包括铜。

22.如权利要求16所述的测试用集成电路结构，还包括：

至少一第三测试键，配置在该切割道区的基底中，且与该第一、该第二测试键基本上平行排列，且位于该第一、该第二测试键之间；

第三导电插塞，位于该第三测试键上，且与该第三测试键的最上层导体层接触；

第三测试焊垫，配置于该第一、该第二、该第三测试键上方，且与该第三导电插塞接触，

其中该保护层更具有暴露出部分该第三测试焊垫的第三开口。

23.如权利要求22所述的测试用集成电路结构，其中该第一、该第二、该第三测试键的宽度相等，且该第一、该第二、该第三测试键的宽度总和基本上等于该切割道区的宽度。

24.如权利要求22所述的测试用集成电路结构，其中该第一至该第三导电插塞的材料包括铝。

25.如权利要求22所述的测试用集成电路结构，其中该第一至该第三测试焊垫的材料包括铝。

26.如权利要求22所述的测试用集成电路结构，其中该第一至该第三测试键的最上层导体层的材料包括铜。

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