CN108241765B

CN108241765B - 一种芯片晶体管测试芯片设计方法

Info

Publication number: CN108241765B
Application number: CN201611221020.7A
Authority: CN
Inventors: 邵康鹏; 郑勇军; 李成霞
Original assignee: Hangzhou Guangli Microelectronics Co ltd
Current assignee: Hangzhou Guangli Microelectronics Co ltd
Priority date: 2016-12-26
Filing date: 2016-12-26
Publication date: 2022-12-02
Anticipated expiration: 2036-12-26
Also published as: CN108241765A

Abstract

本发明公开了一种芯片晶体管测试芯片设计方法，其包括以下步骤：（1）规格芯片上的焊盘区域以及测试区域；（2）输入产品版图上的晶体管坐标信息；（3）构建测试结构；（4）生成引脚与焊盘的对应关系网表，根据网表信息对测试芯片内部进行布线，得到设计完成的测试芯片。通过本方法设计出的测试芯片在侦测生产过程中特定的生产缺陷时以产品版图为基础实现了测试对象和生产对象的一致性，同时提供了足够的采样面积，使得侦测缺陷的成功率明显提高。本方案适用于侦测产品芯片中晶体管电特性以及缺陷。

Description

一种芯片晶体管测试芯片设计方法

技术领域

本发明涉及集成电路设计制造领域，尤其是涉及一种用于侦测产品芯片中晶体管电特性以及缺陷的测试芯片设计方法。

背景技术

随着微电子技术的发展，目前集成电路进入了超深亚微米的时代，这使得电子器件的特征尺寸越来越小，芯片规模越来越大，数千万甚至超过10亿门的电路可以集成在单一的芯片上。半导体工艺已经发展到了28nm以下，对应版图的最小线宽越来越小，而芯片的规模越来越大，复杂度越来越高。目前的主流的光刻技术是198nm光刻技术，在系统芯片的生产过程中，会有很多因素会影响到产品成品率，这些因素包括工艺过程中造成的各种短路、断路等情况，量化这些因素对成品率的影响非常重要。因此，如何减少制造过程中的缺陷，提高成品率，成为了摆在半导体设计和制造公司面前的严峻的问题。

目前提高成品率的方法主要有：

光学临近效应矫正技术：光学临近效应在先进工艺下表现更加明显，通过光刻机产生的晶圆上的图形和实际的版图会有差异，从而容易造成缺陷。因此这一技术在生产之前，通过矫正技术矫正掩膜版上的图形，使得最终的生产出来的图形和原始的版图一致。

测试芯片技术：针对半导体生产的各个工艺环节可能存在的导致缺陷的问题，通过将测试结构进行大量的数据实验设计，设计出测试芯片版图，再将测试芯片制造出来进行测试并且将测试数据进行数据分析，找到工艺线中引起缺陷的原因，从而提高成品率。测试芯片自然是针对工艺线中引起缺陷的原因设计的，由大量的测试结构组成。设计测试结构有两个办法：（a）通过设计参数化单元，并进行数据试验设计；（b）在已有的芯片版图里找出需要测试的位置。

可制造性设计（DFM）：芯片设计的过程中，引入一些制造规则，考虑可制造性。减小系统缺陷，从而提高成品率。

上述三种方法中，测试芯片技术是最为普遍应用的技术。制造测试芯片需要创建测试结构，目前工业界采取的方法是参考产品芯片版图里面需要注意的位置和图案，这些位置和图案包括了用户所要探究的影响成品率的因素，然后手动地产生测试结构，手动产生测试芯片模板，然后通过仪器实现对测试芯片模板进行电气测试。

但设计测试结构需要很多工程经验作为支撑，随着工艺复杂度越来越高，设计出能够合理重现版图中的情况也变的越来越难。在发明申请《一种目标芯片中多个晶体管的测试方法》中，提出了以产品版图的中的晶体管直接作为测试主体，即测试结构。这样很好得实现了测试对象和生产对象的一致性。但该专利所提出的方法主要用于对产品版图中的晶体管进行电特性参数的测量，当需要侦测在生产过程中特定的生产缺陷时，该设计方法无法提供足够的采样面积，并且无法自动生成合适的测试结构。

发明内容

本发明主要是解决现有技术所存在的自动化程度较低、处理大规模高复杂度测试对象困难等的技术问题，提供一种用于侦测产品芯片中晶体管电特性以及缺陷的芯片晶体管测试芯片设计方法，通过该方法设计出的测试芯片在侦测生产过程中特定的生产缺陷时以产品版图为基础，实现了测试对象和生产对象的一致性，同时提供了足够的采样面积，使得侦测缺陷的成功率明显提高。

本发明针对上述技术问题主要是通过下述技术方案得以解决的：一种芯片晶体管测试芯片设计方法，用于侦测产品芯片中晶体管电特性以及缺陷，包括以下步骤：

（1）规格芯片上的焊盘区域以及测试区域；

（2）输入产品版图上的晶体管坐标信息；

（3）构建测试结构；

（4）生成引脚与焊盘的对应关系网表，根据网表信息对测试芯片内部进行布线，得到设计完成的测试芯片。

设计完成之后对测试芯片进行流片并测试。

作为优选，步骤（3）具体包括：

A、分析产品版图，从产品版图中抓取晶体管信息并定义各晶体管引脚；

B、确定缺陷的侦测区域以及需要侦测的缺陷类型；

C、根据侦测区域中的晶体管的位置对晶体管进行分批布局；

D、根据需要侦测的缺陷类型，对晶体管进行内部连接，该连接分布在金属层上；

E、为上述步骤所生成的新的测试结构定义引脚和引脚走线方向。

作为优选，步骤A具体为：

a.定位晶体管：结合产品版图的晶体管栅极坐标并分析产品版图中不同掩模层上多边形的相互关系定位出晶体管的源极、漏极和衬底；

b.定义晶体管的引脚：分析版图中金属层上的多边形，为晶体管各极截取若干可用的多边形作为其引脚；

c.确定最佳引脚组合：对各个引脚组合依照设计规则进行评价并确定出最佳的引脚组合。

在产品芯片中构建测试结构，在复杂版图和晶体管布局方面都受到很大的限制，不可能随意在任何位置画出一些几何图形进行参数化变更，也因为产品芯片中往往都是由很多金属层、接触层等构成的，此时对测试结构自动构建中的晶体管识别、以及引脚定义和引脚走线等，在保证不违反设计规则的情况下用手动构建的方法是几乎不可能实现的。依据本方法可以在遵守设计规则的前提下自动生成测试结构，节省人力和时间。

步骤b中使用产品版图中原有的多边形截取形成晶体管引脚，其目的在于避免添加引脚带来可能的设计规则冲突。

作为优选，步骤a中在规格芯片上的焊盘区域的同时，在焊盘区域内添加焊盘。

作为优选，引脚与焊盘的对应关系网表根据测试结构引脚最佳走线方向自动分配焊盘资源而映射形成的。

作为优选，对各个引脚组合进行设计规则的评价方法为：对各极的可用多边形组合出多种引脚组合，并对每个引脚组合定义一个加权值用以代表此组合对于引脚走线的优劣程度，通过对加权值的分析确定最佳的引脚组合，该组合确定后引脚走线方向也随之确定。

步骤c中确定最佳引脚组合时，算法会自动为该组引脚添加所需的接触层和金属层进行晶体管间的内部连接。

测试芯片设计中新的测试结构生成后，也可以脱离产品芯片单独用于实验设计。

晶体管识别算法：

S1、依据晶体管坐标信息在栅极对应的层上搜索多边形，所得多边形即为栅极多边形；

S2、在栅极多边形范围内搜索层信息为通孔层的矩形，所得矩形为栅极通孔矩形；

S3、在金属层搜索包含栅极通孔矩形的多边形，所得多边形即为栅极的引脚多边形；

S4、在源极所对应的层上搜索与栅极多边形相交的多边形，所得多边形即为源极多边形；

S5、在源极多边形范围内搜索层信息为通孔层的矩形，所得矩形为源极通孔矩形；

S6、在金属层搜索包含源极通孔矩形的多边形，所得多边形即为源极的引脚多边形；

S7、在漏极所对应的层上搜索与栅极多边形相交的多边形，所得多边形即为漏极多边形；

S8、在漏极多边形范围内搜索层信息为通孔层的矩形，所得矩形为漏极通孔矩形；

S9、在金属层搜索包含漏极通孔矩形的多边形，所得多边形即为漏极的引脚多边形；

S10、通过有源多边形确定衬底引脚所在的区域，然后在此区域中搜索层信息为通孔层并且不与有源多边形和栅极多边形相交的矩形，所得矩形为衬底通孔矩形；

S11、在金属层搜索包含衬底通孔矩形的多边形，所得多边形即为衬底的引脚多边形。

晶体管坐标信息中包括源极、栅极、漏极和衬底对应的层以及通孔层、金属层等各层的位置归属。步骤S10中，如果有源多边形所在区域为NW，则引脚的确定是在NW区域内的、不与有源多边形和栅极多边形相交的矩形；如果有源多边形所在区域为非NW，则引脚的确定是在非NW区域内的、不与有源多边形和栅极多边形相交的矩形。有源多边形所在区域可以从文件标注信息中直接得到。

引脚出线的确定有以下规则：

R1、所选择的出线位置及方向不能与其他引脚发生交叉或交叠；

R2、两个引脚的出线方向相同时，出线位置的距离不小于后续绕线宽度和绕线距离的和或不小于设定的阈值；

R3、对复杂多边形切割时，在满足R1和R2的前提下，切割的结果应当为面积最大化的矩形，并且此矩形的短边所在方向为出线方向。

能够实现符合上述条件越多的引脚出线方式所对应的引脚组合为最佳引脚组合。

本发明带来的实质性效果是，一方面直接在产品版图的基础上进行构建测试结构并生成测试芯片，实现了测试对象和生产对象的统一；另一方面，当侦测产品芯片中晶体管缺陷时需要很大的采样面积，而该测试标的中包含很多乃至成千上万个晶体管，各晶体管在内部连接的过程中基于产品版图本身的复杂性和不可变动性，在不违反设计规则的情况下手动生成测试结构是不可能实现的，本发明提供了一种在产品版图中生成测试结构的方法可以克服上述困难，解决在产品版图中直接对晶体管的工艺缺陷进行侦测的问题；第三，本发明公开的在产品版图中生成测试结构的方法，使用客户提供的晶体管栅极坐标对晶体管进行智能识别，并且使用特殊的引脚编辑和定义算法判断出最佳引脚组合并确定其后续走线方向，不仅克服了手动难以实现的问题而且为后续连线提供有效的支持。

附图说明

图1是本发明的一种芯片晶体管测试芯片设计方法的流程图；

图2是本发明的一种产品版图中晶体管定位及其引脚确定算法意图；

图3是根据产品版图中晶体管定位及其引脚确定算法和图2所确定出来的最佳引脚组合；

图4是本发明的一种用于侦测接触层断路测试结构示意图；

图5是本发明的一种用于侦测栅极短路测试结构示意图；

图6是本发明的一种有源多边形所在区域为NW区域的示意图；

图7是本发明的一种有源多边形所在区域为非NW区域的示意图；

图8是本发明的一种引脚出线方式示意图。

具体实施方式

下面通过实施例，并结合附图，对本发明的技术方案作进一步具体的说明。

实施例：本实施例的一种芯片晶体管测试芯片设计方法，用于侦测产品芯片中晶体管电特性以及缺陷，如图1所示，包括以下步骤：

（1）规格芯片上的焊盘区域以及测试区域;

（2）输入产品版图上的晶体管坐标信息；

（3）构建测试结构；

步骤（3）具体包括：

B、确定缺陷的侦测区域以及需要侦测的缺陷类型；

C、根据侦测区域中的晶体管的位置对晶体管进行分批布局；

步骤A具体为：

步骤a中在规格芯片上的焊盘区域的同时，在焊盘区域内添加焊盘。

引脚与焊盘的对应关系网表根据测试结构引脚最佳走线方向自动分配焊盘资源而映射形成的。

对各个引脚组合进行设计规则的评价方法为：对各极的可用多边形组合出多种引脚组合，并对每个引脚组合定义一个加权值用以代表此组合对于引脚走线的优劣程度，通过对加权值的分析确定最佳的引脚组合，该组合确定后引脚走线方向也随之确定。

（一）晶体管识别定义算法

在产品版图中晶体管测试结构的生成算法中主要包括两个重要部分：晶体管定位和引脚定义。

晶体管定位是通过用户提供的晶体管坐标定位到晶体管栅极G所在的位置；然后通过分析版图中不同掩膜层上多变形的相互关系，从而定位到晶体管的源极S、漏极D以及衬底B。

一般来说，晶体管的引脚定义需要在已经识别出来的晶体管上添加金属引脚。由于产品芯片的版图已经非常复杂，简单地在金属层添加新的多边形必然引入大量的设计规则冲突。所以本发明引入了一种算法，以原始版图中金属层上的多变形为基础，智能地进行截取组合来生成金属引脚以避免设计规则冲突。

比如要为图2中虚线框所标注的晶体管添加金属引脚时，会首先分析原始版图中存在的金属层布线（图中1-5五个黑色框所标注）。算法通过两个步骤来实现绝对晶体管引脚组合的最后确定：（1）确定晶体管的引脚：分析原始版图中金属层上的多边形（即金属布线），确定可用为引脚的多边形；（2）确定最佳引脚组合：确定的多边形引脚因为版图中各个器件之间或者器件与焊盘之间的复杂内部连线，为了保证内部连接符合设计规则且不会导致短路、断路等问题，算法对（1）步骤中确定作为引脚的多边形进行裁剪。以图2为例，假定如图2中最上方的引脚为源极，下方的引脚为漏极，那么漏极和栅极上的原始金属布线较简单为一个矩形金属布线（分别如图2中的2,3所标注），可以不需要复杂裁剪而直接作为金属引脚。而源极上作为引脚的多边形形状较为复杂，所以需要先进行一个多边形裁剪分割，分割的结果可以是以下几种可能：1所标注的矩形；1和5所组合而成的多边形；1和4所组合而成的多边形。裁剪分割完多边形引脚后，算法为晶体管器件的金属引脚组合引入一个加权值，这个加权值代表了这种引脚组合对于后续布线的友好度，在此实施例中的金属引脚组合有以下3种：多边形2、3、1；多边形2、3、1、4和多边形2、3、1、5，在判断哪一组组合为最佳引脚组合的同时会考虑引脚后续的走线方向。例如，图2中的矩形2所代表的引脚向右边起始布线的话，一定会被3挡住，所以矩形2所代表的引脚向左作起始的走线方向将更加合理，这时候如果采用1和4组合的源极金属引脚的权重就会很低，因为这又会和漏极已经采取的引脚走线方向策略相冲突。按照这种方法类推，得到了如图3所示的金属引脚组合。

（二）产品芯片中接触层断路测试结构的构建：

基于原有产品版图，用于侦测晶体管缺陷的测试结构的自动构建方法可以覆盖不同的测试需求。比如当需要侦测芯片中的晶体管是否存在接触层断路这样的缺陷时，可以通过下面的步骤来构建测试结构。

步骤一，确定缺陷的侦测区域。

步骤二，根据产品版图中晶体管及其引脚确定算法，分析侦测区域的版图信息，抓取晶体管信息并确定其引脚组合。如图 4 中A, B, C为三个晶体管，识别的引脚包括了源极、漏极、栅极以及衬底。同时，所识别的晶体管需要均为N型或者P型，因此这些晶体管在制造的过程中可以共用一个衬底，在本实施例中所示的A、B、C三个晶体管共用一个衬底。

步骤三，引脚组合和走线方向确定后，在金属层1上，根据A, B, C晶体管的位置顺序，将它们的源极和漏极引脚连接，形成一条链状结构。

步骤四，在金属层2上，将所有晶体管的栅极引脚连接到一起，所有的衬底引脚连接到一起。

（三）产品芯片中栅极短路测试结构的构建：

基于原有产品版图，用于侦测晶体管缺陷的测试结构的自动构建方法可以覆盖不同的测试需求。比如当需要侦测芯片中的晶体管是否存在栅极与栅极之间的短路时，可以通过下面的步骤来进行设计。

步骤一，确定缺陷的侦测区域。

步骤二，根据产品版图中晶体管及其引脚确定算法，分析侦测区域的版图信息，抓取晶体管信息并确定其引脚组合。如图 5 中a、b、c、d、e为五个晶体管，识别的引脚包括了源极、漏极、栅极以及衬底。同时，所识别的晶体管需要均为N型或者P型，因此这些晶体管在制造的时可以共用一个衬底，如同图5所示a、b、c、d、e五个晶体管共用一个衬底。

步骤三，为了侦测晶体管的栅极与栅极之间是否存在短路的缺陷，需要生成一个梳状的结构。

步骤四，根据产品版图中构建测试结构的算法将最佳引脚组合确定后，引脚后续走线方向也随之确定。

步骤五，先根据a、b、c、d、e的晶体管的位置进行布局规划，如图5所示，将a、c、e三个晶体管归为一组，而b、d归为另外一组。

步骤六，在最佳引脚确定和晶体管布局后，在金属层1上，将各自组中晶体管的栅极引脚引出，构成如F，G所示的梳状布线结构。

在图5所示只有一行的晶体管，通常情况会有多行晶体管。对于多行晶体管，各自完成之前所述步骤，然后将各自的F和G连到I和H所代表的金属上。这样就构建出了一个完整的测试结构。

在版图中的多边形除了位置以及其形状外，还包含了一个额外的属性就是层信息，其对应与生产该版图的晶圆时所用到工序。在版图中，包括了各种器件以及连线的图形，晶体管识别算法是根据用户提供的一个坐标点，分析这个区域中的版图信息，定位出晶体管各个引脚的位置。晶体管的引脚将是层属性为金属层（M1）的多边形。

1.假设栅极对应的层信息是POLY（这些都是层信息的一个标识，后续也是如此），通过用户提供的坐标点所坐落的层信息为POLY的多边形就为栅极多边形。金属层与栅极需要通过通孔层(CT)相连。接着在这个栅极多边形范围内搜索层信息为CT的矩形（通孔通常为矩形）。当定位到该栅极用于连接金属层的通孔多边形后，只需搜索层信息为M1同时包含了这些通孔的多边形，符合条件的多边形就是栅极的引脚多边形。

2.假设源极（S）和漏极（D）所对应的层信息是AA，同时S/D所在的多边形必须和栅极多边形相交。根据这个规则可以定位到S/D所在的多边形。同时金属层和S/D也需要通过通孔层相连，采用与栅极一样的方法可以定位到S/D的引脚多边形。

3.假设衬底所对应的层信息为NW。在版图中，层信息为NW的多边形会将整个空间分割，这样版图空间就会成为一块一块不同的区域。而这些区域可以分为两类，一类是层信息为NW的多边形所在的区域，可以称之为NW区域，而另外一些区域为非NW区域。在识别衬底引脚（B）时，会存在两种不同的情况，有源多边形（层信息为AA的多边形）所在的区域为NW区域和有源多边形所在的区域为非NW区域，如图6和图7所示。衬底引脚的识别规则是，通过有源多边形确定衬底引脚所在的区域，然后在这个区域中搜索用于连接衬底引脚的通孔。衬底引脚的通孔是指落在有源多边形所在的区域同时不能和有源多边形和栅极多边形相交。最后确定衬底引脚多边形。

当搜索到晶体管各引脚多边形后，需要确定出pin（引脚）的位置。出pin的位置就是后续绕线后，连线与pin的连接位置，因此在确定出pin的位置时，需要考虑方便后续绕线工作的问题。

1.首先需要第一考虑的是出pin冲突的情况，即所选择的出pin位置及方向会与其他pin的多边形发生交叠。如图8所示，假设S的出pin位置为左边界，出pin方向为左边，那么就会和G的引脚发生冲突。

2.考虑到后续绕线的效果，当有两个引脚的出pin的方向在同一个方向时，那么他们的出pin位置应该不能靠得太近。理想的值是不小于后续绕线宽度和绕线距离的和。这个值用户是可以控制的，同时也只是一个出pin位置和方向在选择时的一个优化方向。

3.通常，在版图中搜索到的引脚多边形形状比较复杂，为了获得更好的绕线效果以及规避一些设计规则冲突，算法会对复杂的多边形进行切割。在满足前述的两个原则的基础上，算法切割的原则是得到一个面积最大化的矩形，同时选择短边所在的方向为出pin的方向。

本文中所描述的具体实施例仅仅是对本发明精神作举例说明。本发明所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，但并不会偏离本发明的精神或者超越所附权利要求书所定义的范围。

尽管本文较多地使用了引脚、焊盘、绕线等术语，但并不排除使用其它术语的可能性。使用这些术语仅仅是为了更方便地描述和解释本发明的本质；把它们解释成任何一种附加的限制都是与本发明精神相违背的。

Claims

1.一种芯片晶体管测试芯片设计方法，用于侦测产品芯片中晶体管电特性以及缺陷，其特征在于，包括以下步骤：

（1）规格芯片上的焊盘区域以及测试区域;

（2）输入产品版图上的晶体管坐标信息；

（3）构建测试结构；

（4）生成引脚与焊盘的对应关系网表，根据网表信息对测试芯片内部进行布线，得到设计完成的测试芯片；

步骤（3）具体包括：

B、确定缺陷的侦测区域以及需要侦测的缺陷类型；

C、根据侦测区域中的晶体管的位置对晶体管进行分批布局；

2.根据权利要求1所述的一种芯片晶体管测试芯片设计方法，其特征在于，步骤A具体为：

3.根据权利要求2所述的一种芯片晶体管测试芯片设计方法，其特征在于，步骤a中在规格芯片上的焊盘区域的同时，在焊盘区域内添加焊盘。

4.根据权利要求1至3中任意一项所述的一种芯片晶体管测试芯片设计方法，其特征在于，引脚与焊盘的对应关系网表根据测试结构引脚最佳走线方向自动分配焊盘资源而映射形成的。

5.根据权利要求2或3所述的一种芯片晶体管测试芯片设计方法，其特征在于，对各个引脚组合进行设计规则的评价方法为：对各极的可用多边形组合出多种引脚组合，并对每个引脚组合定义一个加权值用以代表此组合对于引脚走线的优劣程度，通过对加权值的分析确定最佳的引脚组合，该组合确定后引脚走线方向也随之确定。