CN111444666B - 一种mol工艺中晶体管引脚提取和绕线的方法 - Google Patents

Abstract

本发明提供一种MOL工艺中晶体管引脚提取和绕线的方法，先将目标器件与其他器件进行隔离，保证测试器件不受周边器件电参数的影响，然后，遍历所有连接引脚的可能位置，并自动、快速定位到最优连接点。

Description

一种MOL工艺中晶体管引脚提取和绕线的方法

技术领域

本发明是关于半导体设计和生产领域，特别涉及一种MOL工艺中晶体管引脚提取和绕线的方法。

背景技术

随着摩尔定律的发展，晶体管尺寸越来越小，从180nm、130nm到现在的28nm、14nm、7nm、甚至5nm、3nm，从铝栅工艺到硅栅工艺，到STI、double damascene copper、low-kdielectrics、SADP、SAQP、L-E-L-E等先进工艺方法的出现。先进工艺中出现很多MOL工艺(mid end of line process，中端工艺)，例如在FinFET工艺下，由于复杂的工艺方法，出现了很多像M0、MA等这些在metal1之前的关系复杂连接层，相应的版图设计也变得越加复杂。

在任何工艺下，功能电路中关键器件的性能都很受关注。

在传统工艺中，未引入MOL工艺的概念，在设计测试功能芯片内关键器件测试的版图时，不需要对CT(通孔)布局进行处理，只需保留目标器件的CT，然后将其pin(引脚)通过高层金属连接到PAD(焊盘)，具体可参考图2至图5。

而在先进工艺中，MOL中的CT会出现如图1所示的连接关系，对整个GDS版图中的某个器件进行处理时，CT放置的条件会更加苛刻，布局更加复杂，增加了版图的布局和绕线设计的复杂性。因此，在设计测试功能芯片内关键器件的版图时，需要对MOL的某些层进行重新布局。但现有的软件布局绕线技术主要针对于测试器件的端口到金属层之间的连接关系比较简单的情况，而在MOL工艺中，关键层(如：VG/VD，即将源极、漏极或者栅极连接至第一层金属层M0的通孔)的布局只能限定在某一区域内且MOL内的绕线层是单向走线，很容易造成两个CT short(通孔短路)的情况，目前还无法实现对MOL中某些层(如：VG/VD)自动布局布线。

另一方面，在传统工艺中，设计功能芯片中关键器件测试的版图时，不需要考虑leakage path(漏电路径)带来的影响。在引入MOL工艺后，需要考虑由于leakage path的引入，造成测量结果误差较大的问题，而现阶段还没有解决这方面问题的相应技术。

发明内容

在集成电路芯片制造包括极其复杂的工艺过程，在版图设计中会涉及到若干工艺图层，通常使用不同颜色或背景的多边形来表示，这些多边形的通常还使用不同的名称标注加以区别，比如晶体管的有源区使用AA来表示，AA区是指被源/漏极和导电所覆盖的区域，MD是指覆盖源/漏极的层，GT是指覆盖栅极的层，版图中用于引线连接的金属层通常使用M0、M1等来表示。

本发明的主要目的在于克服现有技术中的不足，提供一种在MOL工艺下设计功能芯片中关键器件测试的版图时，能实现目标器件的晶体管自动完成引脚提取和绕线的方法。为实现上述技术目的，本发明的解决方案是：

提供一种MOL工艺中晶体管引脚提取和绕线的方法，具体包括下述步骤：

步骤(1)：读入原始版图文件，并获取所有待测器件的位置坐标和类型；

步骤(2)：取原始版图文件，并确定至少一个待测器件作为目标器件；

步骤(3)：识别出每个目标器件已有的将源极、漏极或者栅极连接至第一层金属层M0的通孔，并获取上述通孔的位置信息存储作为该目标器件的原始通孔位置；

步骤(4)：对目标器件的版图进行处理：删除所有待测器件(包括目标器件)已有的将源极、漏极或者栅极连接至M0的通孔，以及目标器件的M0上所有已有的绝缘层；

步骤(5)：查找每个目标器件中所有能将源极、漏极或者栅极连接至M0的位置，得到每个目标器件的通孔位置列表；

步骤(6)：分别取每个目标器件的通孔位置列表，从通孔位置列表的元素中筛选符合该目标器件通孔布局条件的通孔位置：

若未筛选到所需数量的通孔位置，则修改目标器件的版图环境：在目标器件的M0上添加一个绝缘层，并保证该绝缘层的位置不属于步骤(3)中获取的原始通孔位置；然后至步骤(5)重复执行；

筛选结束后，得到每个目标器件所需数量的通孔位置，然后继续执行步骤(7)；

步骤(7)：在筛选出来的通孔位置，分别进行相应的通孔布局和布线，完成所有目标器件的晶体管引脚提取和绕线；

步骤(8)：判断是否还有待测器件未进行晶体管引脚提取和绕线，若是，则至步骤(2)继续执行，否则即说明已完成所有待测器件的晶体管引脚提取和绕线。

作为进一步的改进，所述步骤(1)中，识别出栅极覆盖的有源区的中心点，作为该待测器件栅极的位置，即该待测器件的位置坐标。

作为进一步的改进，所述步骤(4)对目标器件的版图处理中，还包括添加绝缘层，以消除电源和其他器件对目标器件的影响，具体方法如下：

对于目标器件与电源线的相连区域，在目标器件的MD上添加绝缘层，以保证目标器件对电源隔离；

对于目标器件与周边器件的相连区域，在目标器件的M0上添加绝缘层，以避免周边器件对目标器件的测量产生影响；

判断目标器件和其相邻的互补器件之间的是否形成回路，若形成回路，则在目标器件的MD上添加与互补器件的绝缘层，以切断目标器件和互补器件之间的连接关系；这里的互补是指CMOS工艺上的互补，比如NMOS管与PMOS管是互补关系。

作为进一步的改进，所述步骤(5)中，通孔位置列表中的元素，按照优先级原则从高到低排列；所述优先级原则包括：若该通孔位置属于步骤(3)中获取的该目标器件的原始通孔位置，则该通孔位置优先级最高；距离目标器件越近的通孔位置优先级越高；能将源/漏极连接至M0的位置优先级高于能将栅极连接至M0的位置优先级。

作为进一步的改进，所述步骤(6)中，从每个目标器件的通孔位置列表中，筛选该目标器件所需数量的通孔位置，具体包括下述步骤：

步骤(a)：设K的初始值为0，然后按顺序依次从通孔位置列表中取元素进行位置匹配判断；

所述位置匹配判断是指：根据不同目标器件中晶体管的端口共接情况，判断该元素是否满足所需通孔的共接需求；

步骤(b)：根据位置匹配判断返回的结果，分别进行下述处理：

若位置匹配判断返回的结果是不满足，则直接执行步骤(c)；

若位置匹配判断返回的结果是满足，则将该元素添加到布局通孔列表，令K＝K+1，并判断K的值是否等于该目标器件所需的通孔数量，若是，则说明成功筛选到所需数量的通孔位置，结束遍历通孔位置列表，否则继续执行步骤(c)；

步骤(c)：判断是否遍历完通孔位置列表：

若未遍历完，则继续取下一个元素进行位置匹配判断，并在获得返回结果后至步骤(b)处理；

若已遍历完，则继续执行步骤(d)；

步骤(d)：判断布局通孔列表中是否有元素：

若布局通孔列表中没有元素，则说明该目标器件未筛选到所需数量的通孔位置，结束通孔位置筛选；

若布局通孔列表中有元素，则设布局通孔列表中的元素为CTi，i∈[1，n]，n是布局通孔列表中的元素个数，在布局通孔列表中删除元素CTn，并令K＝K-1；

步骤(e)：判断CTn是否为通孔位置列表内最后一个元素，若是则返回步骤(d)，否则以CTn的后一个元素开始，重新从通孔位置列表中依次取元素进行位置匹配判断,并在获得返回结果后至步骤(b)处理。

作为进一步的改进，所述通孔位置列表中的元素，按照优先级原则从高到低排列。

作为进一步的改进，所述步骤(7)中，在筛选出来的通孔位置，分别进行相应的通孔布局和布线，具体是指：将布局通孔列表中的通孔位置，分别取出添加通孔多边形进行相应的通孔布局，并通过BEOL布线连接到高层金属，直至完成用于将目标器件晶体管源极、漏极或者栅极连接至M0的引脚提取和绕线。

与现有技术相比，本发明的有益效果是：

1、本发明能定位整个版图中的目标器件，先将目标器件与其他器件进行隔离，保证测试器件不受周边器件电参数的影响，然后，遍历所有连接引脚的可能位置，并自动、快速定位到最优连接点，提出了一种处理MOL工艺下连接关系的方法。

2、本发明能批量处理版图中的测试器件，对测试器件进行选择分类和引脚定位，且定位到的是连接引脚的最优点，速度快，效率高，准确度高，且能协同现有软件共同快速处理大批量版图，为目标器件在MOL工艺下完成自动布局布线提出了解决方案。

附图说明

图1为MOL工艺中的CT连接关系示意图。

图2为传统工艺中的晶体管引脚提取和绕线实施例图。

图3为传统工艺中的晶体管引脚提取和绕线实施例图。

图4为传统工艺中的晶体管引脚提取和绕线实施例图。

图5为传统工艺中的晶体管引脚提取和绕线实施例图。

图6为本发明的整体流程示意图。

图7为实施例图。

图8为实施例图。

图9为实施例图。

具体实施方式

下面结合附图与具体实施方式对本发明作进一步详细描述：

如图6所示的一种MOL工艺中晶体管引脚提取和绕线的方法，具体包括下述步骤：

步骤(1)：读入原始版图文件，并获取所有待测器件的位置坐标和类型。待测器件的位置坐标，是通过识别出栅极覆盖有源区的中心点，作为该待测器件栅极的位置，并将栅极的位置作为该待测器件的位置坐标。待测器件的类型，是根据待测器件的晶体管端口共接情况进行分类。

步骤(2)：取原始版图文件，并确定至少一个待测器件作为目标器件(目标device)，下面对选定的目标器件进行布局布线。

步骤(3)：识别出每个目标器件已有的将源极、漏极或者栅极连接至第一层金属层M0的通孔，并获取上述通孔的位置信息存储作为该目标器件的原始通孔位置。

步骤(4)：对目标器件的版图进行处理：

删除包括目标器件在内的所有待测器件上已有的将源极、漏极或者栅极连接至M0的通孔，以及目标器件的M0上所有已有的绝缘层。

对于目标器件与电源线的相连区域，在目标器件的MD上添加绝缘层，以保证目标器件对电源隔离。

对于目标器件与周边器件的相连区域，在目标器件的M0上添加绝缘层，以避免周边器件对目标器件的测量产生影响。

判断目标器件和其相邻的互补器件之间的是否形成回路，若形成回路，则在目标器件的MD上添加与互补器件的绝缘层，以切断目标器件和相邻的互补器件之间的连接关系。

步骤(5)：查找每个目标器件中所有能将源极、漏极或者栅极连接至M0的位置，并按照优先级原则从高到低进行排序，得到每个目标器件的通孔位置列表。

所述优先级原则包括：若该通孔位置属于步骤(3)中获取的该目标器件的原始通孔位置，则该通孔位置优先级最高；距离目标器件越近的通孔位置优先级越高；能将源/漏极连接至M0的位置优先级高于能将栅极连接至M0的位置优先级。

步骤(6)：分别取每个目标器件的通孔位置列表，从通孔位置列表的元素中筛选符合该目标器件通孔布局条件的通孔位置：

若未筛选到所需数量的通孔位置，则修改目标器件的版图环境：在目标器件的M0上添加一个绝缘层，并保证该绝缘层的位置不属于步骤(3)中获取的原始通孔位置；然后至步骤(5)重复执行；

筛选结束后，得到每个目标器件所需数量的通孔位置，然后继续执行步骤(7)。

其中，从每个目标器件的通孔位置列表中筛选该目标器件所需数量通孔位置的方法，具体包括下述步骤：

步骤(a)：设K的初始值为0，然后按优先级从高到低的顺序依次从通孔位置列表中取元素进行位置匹配判断。

步骤(b)：根据位置匹配判断返回的结果，分别进行下述处理：若位置匹配判断返回的结果是不满足，则直接执行步骤(c)；若位置匹配判断返回的结果是满足，则将该元素添加到布局通孔列表，令K＝K+1，并判断K的值是否等于该目标器件所需的通孔数量，若是，则说明成功筛选到所需数量的通孔位置，结束遍历通孔位置列表，否则继续执行步骤(c)。

步骤(c)：判断是否遍历完通孔位置列表：若未遍历完，则继续取下一个元素进行位置匹配判断，并在获得返回结果后至步骤(b)处理；若已遍历完，则继续执行步骤(d)。

步骤(d)：判断布局通孔列表中是否有元素：

若布局通孔列表中没有元素，则说明该目标器件未筛选到所需数量的通孔位置，结束通孔位置筛选；

若布局通孔列表中有元素，则设布局通孔列表中的元素为CTi，i∈[1，n]，n是布局通孔列表中的元素个数，且通孔位置列表中的元素按照优先级原则从高到低排列；然后，在布局通孔列表中删除元素CTn，并令K＝K-1。

步骤(e)：判断CTn是否为通孔位置列表内最后一个元素，若是则返回步骤(d)，否则以CTn的后一个元素开始，重新从通孔位置列表中依次取元素进行位置匹配判断,并在获得返回结果后至步骤(b)处理。

在上述筛选方法中，所述位置匹配判断是指：根据不同目标器件中晶体管的端口共接情况，判断该元素是否满足所需通孔的共接需求。需要注意的是，在传统工艺中，布局绕线主要针对于测试器件的端口到金属层之间的连接关系，所需通孔的共接需求比较容易满足；而在MOL工艺中，VG/VD等关键层的布局只能限定在GT与M0重叠区域或者M0与MD重叠区域，且MOL内的绕线层是单向走线，导致所需通孔的共接需求会更难满足，因为很容易产生两个通孔短路的情况。

步骤(7)：在筛选出来的通孔位置，分别进行相应的通孔布局和布线：将布局通孔列表中的通孔位置，分别取出添加通孔多边形进行相应的通孔布局，并通过BEOL布线连接到高层金属，直至完成用于将目标器件晶体管源极、漏极或者栅极连接至M0的引脚提取和绕线。

步骤(8)：判断是否还有待测器件未进行晶体管引脚提取和绕线，若是，则至步骤(2)继续执行，否则即说明已完成所有待测器件的晶体管引脚提取和绕线。

下面的实施例可以使本专业的专业技术人员更全面地理解本发明，但不以任何方式限制本发明。

实施例1

如图7至图9所示，图中用不同的底纹区别AA、MD、PO、VD、M1、CMD、CPO、VG，具体为：

表述AA，

表示MD，

表示PO，

表示VD，

表示M1，

表示CMD，

表示CPO，

表示VG。

对图中的目标器件(目标device)进行布局布线，具体包括下述步骤：

步骤1)在特定区域内对device进行抽取，确定目标device栅极的位置。

步骤2)用特殊金属层(使用金属CMD)将目标device与周边其他device隔离，保留目标device原有的环境。

步骤3)确定所有能放通孔的位置，将源/漏极连接至M0的通孔只能在M0与MA重叠的部分，将栅极连接至M0的通孔只能在GT与M0重叠的部分。

步骤4)根据获得的所有通孔位置，遍历结合递归算法得到最优解，找到最优解布局并绘制通孔；如果找寻最优解失败，则表明无法利用现有版图环境得到通孔的布局，需要对版图进行修改后，再重新执行流程得到最优解。

步骤5)找到最优解并绘制通孔后，通过BEOL绕线到高层金属并连接到相应的PAD。

步骤6)进行DRC、LVS验证，验证结果显示连接后的版图符合设计规范，且处理速度快，效率高，准确率高。

最后，需要注意的是，以上列举的仅是本发明的具体实施例。显然，本发明不限于以上实施例，还可以有很多变形。本领域的普通技术人员能从本发明公开的内容中直接导出或联想到的所有变形，均应认为是本发明的保护范围。

Claims (7)

1.一种MOL工艺中晶体管引脚提取和绕线的方法，其特征在于，具体包括下述步骤：

步骤(1)：读入原始版图文件，并获取所有待测器件的位置坐标和类型；

步骤(2)：取原始版图文件，并确定至少一个待测器件作为目标器件；

步骤(3)：识别出每个目标器件已有的将源极、漏极或者栅极连接至第一层金属层M0的通孔，并获取上述通孔的位置信息存储作为该目标器件的原始通孔位置；

步骤(4)：对目标器件的版图进行处理：

删除所有待测器件已有的将源极、漏极或者栅极连接至M0的通孔，以及目标器件的M0上所有已有的绝缘层；

步骤(5)：查找每个目标器件中所有能将源极、漏极或者栅极连接至M0的位置，得到每个目标器件的通孔位置列表；

步骤(6)：分别取每个目标器件的通孔位置列表，从通孔位置列表的元素中筛选符合该目标器件通孔布局条件的通孔位置：

若未筛选到所需数量的通孔位置，则修改目标器件的版图环境：在目标器件的M0上添加一个绝缘层，并保证该绝缘层的位置不属于步骤(3)中获取的原始通孔位置；然后至步骤(5)重复执行；

筛选结束后，得到每个目标器件所需数量的通孔位置，然后继续执行步骤(7)；

步骤(7)：在筛选出来的通孔位置，分别进行相应的通孔布局和布线，完成所有目标器件的晶体管引脚提取和绕线；

步骤(8)：判断是否还有待测器件未进行晶体管引脚提取和绕线，若是，则至步骤(2)继续执行，否则即说明已完成所有待测器件的晶体管引脚提取和绕线。

2.根据权利要求1所述的一种MOL工艺中晶体管引脚提取和绕线的方法，其特征在于，所述步骤(1)中，识别出栅极覆盖的有源区的中心点，作为该待测器件栅极的位置，即该待测器件的位置坐标。

3.根据权利要求1所述的一种MOL工艺中晶体管引脚提取和绕线的方法，其特征在于，所述步骤(4)对目标器件的版图处理中，还包括添加绝缘层，以消除电源和其他器件对目标器件的影响，具体方法如下：

对于目标器件与电源线的相连区域，在目标器件的MD上添加绝缘层，以保证目标器件对电源隔离；

对于目标器件与周边器件的相连区域，在目标器件的M0上添加绝缘层，以避免周边器件对目标器件的测量产生影响；

判断目标器件和相邻的互补器件之间的是否形成回路，若形成回路，则在目标器件的MD上添加与互补器件的绝缘层，以切断目标器件和相邻的互补器件之间的连接关系。

4.根据权利要求1所述的一种MOL工艺中晶体管引脚提取和绕线的方法，其特征在于，所述步骤(5)中，通孔位置列表中的元素，按照优先级原则从高到低排列；

所述优先级原则包括：若该通孔位置属于步骤(3)中获取的该目标器件的原始通孔位置，则该通孔位置优先级最高；距离目标器件越近的通孔位置优先级越高；能将源/漏极连接至M0的位置优先级高于能将栅极连接至M0的位置优先级。

5.根据权利要求1所述的一种MOL工艺中晶体管引脚提取和绕线的方法，其特征在于，所述步骤(6)中，从每个目标器件的通孔位置列表中，筛选该目标器件所需数量的通孔位置，具体包括下述步骤：

步骤(a)：设K的初始值为0，然后按顺序依次从通孔位置列表中取元素进行位置匹配判断；

所述位置匹配判断是指：根据不同目标器件中晶体管的端口共接情况，判断该元素是否满足所需通孔的共接需求；

步骤(b)：根据位置匹配判断返回的结果，分别进行下述处理：

若位置匹配判断返回的结果是不满足，则直接执行步骤(c)；

若位置匹配判断返回的结果是满足，则将该元素添加到布局通孔列表，令K＝K+1，并判断K的值是否等于该目标器件所需的通孔数量，若是，则说明成功筛选到所需数量的通孔位置，结束遍历通孔位置列表，否则继续执行步骤(c)；

步骤(c)：判断是否遍历完通孔位置列表：

若未遍历完，则继续取下一个元素进行位置匹配判断，并在获得返回结果后至步骤(b)处理；

若已遍历完，则继续执行步骤(d)；

步骤(d)：判断布局通孔列表中是否有元素：

若布局通孔列表中没有元素，则说明该目标器件未筛选到所需数量的通孔位置，结束通孔位置筛选；

若布局通孔列表中有元素，则设布局通孔列表中的元素为CTi，i∈[1，n]，n是布局通孔列表中的元素个数，在布局通孔列表中删除元素CTn，并令K＝K-1；

步骤(e)：判断CTn是否为通孔位置列表内最后一个元素，若是则返回步骤(d)，否则以CTn的后一个元素开始，重新从通孔位置列表中依次取元素进行位置匹配判断,并在获得返回结果后至步骤(b)处理。

6.根据权利要求5所述的一种MOL工艺中晶体管引脚提取和绕线的方法，其特征在于，所述通孔位置列表中的元素，按照优先级原则从高到低排列。

7.根据权利要求5所述的一种MOL工艺中晶体管引脚提取和绕线的方法，其特征在于，所述步骤(7)中，在筛选出来的通孔位置，分别进行相应的通孔布局和布线，具体是指：将布局通孔列表中的通孔位置，分别取出添加通孔多边形进行相应的通孔布局，并通过BEOL布线连接到高层金属，直至完成用于将目标器件晶体管源极、漏极或者栅极连接至M0的引脚提取和绕线。

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