JP2017021671A - 設計レイアウトデータの修正方法、設計レイアウトデータの修正プログラム、及び設計レイアウトデータ修正装置 - Google Patents

Abstract

【課題】設計レイアウトデータの作成時間を短縮することが可能な設計レイアウトデータの不良修正方法、設計レイアウトデータの不良修正プログラム、及び設計レイアウトデータの不良修正装置を提供する。【解決手段】半導体デバイスを構成するセル及び配線を決定する設計レイアウトデータを複数の工程を経て作成する際に検出される不良形状を修正する本発明の設計レイアウトデータの不良修正方法は、、半導体デバイスの製造段階で得られる不良形状を含む不良データを収集し、収集した不良データをデータベースに登録する登録工程と、不良形状を修正したときの設計レイアウトデータ全体の修正量を考慮して不良形状から修正対象部分を抽出する抽出工程（Ｓ４）と、不良形状から前記修正対象部分を除いた残部分に対して前記データベースに登録された不良形状を探索する探索工程（Ｓ５）と、探索結果に基づいて修正対象部分を修正する修正工程（Ｓ８）とを含む。【選択図】図３

Description

本発明は、設計レイアウトデータの修正方法、設計レイアウトデータの修正プログラム、及び設計レイアウトデータ修正装置に関する。

半導体デバイスを製造するためには、半導体デバイスを構成するセル及び配線を決定する設計レイアウトデータを作成する必要がある。このような設計レイアウトデータは、図１に示すように、フロアプラン（Floor Plan）工程、プレースメント（Placement）工程、クロック合成（Clock Synthesis）工程、配線（Route）工程といった複数の工程を経て作成され、この作成された設計レイアウトデータに対してデザインルールによるチェックが行われる。

ところで、近年の半導体デバイスの微細化、多層配線化や３次元化に伴い、半導体デバイスの製造プロセスが複雑化している。また、従来のデザインルールによるチェックは、製造プロセスの条件によって決まる最低限製造可能な図形（パターン）のサイズや間隔についてはチェックすることができるものの、例えば、リソグラフィ起因による不良、マスクやウェハ起因で発生する特定形状の不良のように実際の製造段階で生じる不良を検出することができない。このような半導体デバイスの製造段階で生じる不良は、複雑なルールを駆使して長時間をかけてＤＦＭ（Design For Manufacturing）によるチェックを行う必要がある（例えば、特許文献１参照）。

然しながら、ＤＦＭによるチェックは、複数の工程を経て完成した設計レイアウトデータに対して、デザインルールによるチェックの後に行われるのが一般であるため、ＤＦＭによるチェックで不良が検出されると、不良の内容によっては最初のフロアプラン工程に戻り、複数の工程（フロアプラン工程〜配線工程）とデザインルールによるチェックとを再度やり直す必要があり、後戻りが大きいという問題があった。しかも、ＤＦＭによるチェックを行うためには、チェック用のデータを別途作成する必要があり、ＤＦＭによるチェックは複雑であり長時間を要する。従って、従来例のものでは、設計ＴＡＴ（Turn Around Time）が延び、ひいては、設計レイアウトデータの作成時間が長くなる。

そこで、本願出願人は、先に特願２０１５−１１７９６９により、設計レイアウトデータの不良検出方法を提案している。これによれば、半導体デバイスの製造段階で得られる不良形状を含む不良データをデータベースに登録しておき、フロアプラン工程やプレースメント工程や配線工程等の各工程を実施した後の設計中のレイアウトデータである中間データに対して探索（図形照合）を行うことにより中間データの不良形状を検出できる。

ところで、上記不良形状の修正方法としては、製造プロセス上製造できる形状に修正可能な方法を用いることができ、そのような修正方法は多数存在する。然し、修正方法によっては、設計レイアウトデータ全体の修正量が増大し、ひいては設計レイアウトデータの作成時間が長くなる。

特開２００５−１８１５２４号公報

本発明は、設計レイアウトデータの作成時間を短縮することが可能な設計レイアウトデータの修正方法、設計レイアウトデータの修正プログラム、及び設計レイアウトデータ修正装置を提供することをその課題とするものである。

上記課題を解決するために、本発明の設計レイアウトデータの修正方法は、半導体デバイスを構成するセル及び配線を決定する設計レイアウトデータを複数の工程を経て作成する際に検出される不良形状を修正するものにおいて、前記半導体デバイスの製造段階で得られる不良形状を含む不良データを収集し、収集した不良データをデータベースに登録する登録工程と、前記不良形状を修正したときの設計レイアウトデータ全体の修正量を考慮して前記不良形状から修正対象部分を抽出する抽出工程と、前記不良形状から前記修正対象部分を除いた残部分に対して前記データベースに登録された不良形状を探索する探索工程と、探索結果に基づいて前記修正対象部分を修正する修正工程とを含むことを特徴とする。

尚、本発明において、抽出工程にて設計レイアウトデータ全体の修正量を考慮して修正対象部分を抽出するとは、修正対象部分となり得る修正対象候補が複数ある場合に、すなわち、不良形状の修正方法が複数ある場合に、設計レイアウトデータ全体の修正量が最小となる修正対象候補を修正対象部分として抽出することを意味するものとする。ここで、抽出工程では、複数の工程が例えばフロアプラン工程、プレースメント工程及び配線工程を含む場合、最後に行われた配線工程で作成された部分を修正対象部分として抽出することが好ましい。但し、配線工程よりも先に行われたフロアプラン工程やプレースメント工程で作成された部分を修正対象部分として抽出した方が、設計レイアウトデータ全体の修正量が少なくなる場合があり、この場合、フロアプラン工程やプレースメント工程で作成された部分を修正対象部分として抽出することができる。また、本発明において、不良データは、パターンの不良形状（物理的形状）のほかに、パターンのデータ密度の不良に関するデータを含むものとする。パターンの不良形状とは、製造プロセス上、形成できないもしくは形成が難しく歩留まりが低くなるパターン形状をいう。パターンのデータ密度の不良とは、製造プロセス上、パターンをその物理的形状で形成できるものの、所定のデータ密度を超えることでパターンを正しく製造することができなかったりデバイスの特性変動に不良を生成してしまうことをいう。また、不良データには、当該パターンの周辺に存するパターンの形状や密度についてのデータを更に含むことが好ましい。

本発明において、前記修正工程は、探索工程で得られた不良形状もしくは前記残部分に対向するパタンエッジを重ね合わせ、その重ね合わせた不良形状もしくはパタンエッジを避けるように修正することが好ましい。たとえば、始点と終点との間を結び直すように修正対象部分を修正する場合には、不良形状を重ね合わせることが好ましく、また、修正対象部分を移動させることで修正する場合には、パタンエッジを重ね合わせることが好ましい。このとき、不良形状もしくはパタンエッジにパタン配置禁止領域を更に重ね合わせることがより好ましい。これによれば、データベースに登録された不良データを用いて効率よく修正することができる。

また、上記課題を解決するために、本発明の設計レイアウトデータの修正プログラムは、コンピュータにインストールすることにより、半導体デバイスを構成するセル及び配線を決定する設計レイアウトデータを複数の工程を経て作成する際に検出される不良形状を修正するためのものであり、当該プログラムは、半導体デバイスの製造段階で得られる不良形状を含む不良データを収集し、収集した不良データをデータベースに登録する手順と、前記不良形状を修正したときの設計レイアウトデータ全体の修正量を考慮して前記不良形状から修正対象部分を抽出する手順と、前記不良形状から前記修正対象部分を除いた残部分に対して前記データベースに登録された不良形状を探索する手順と、探索結果に基づいて前記修正部分を修正する手順とを前記コンピュータに実行させるための設計レイアウトデータの修正プログラムである。

また、上記課題を解決するために、本発明の設計レイアウトデータ修正装置は、半導体デバイスを構成するセル及び配線を決定する設計レイアウトデータを複数の工程を経て作成する際に検出される設計レイアウトデータの不良形状を修正するものであり、半導体デバイスの製造段階で得られる不良形状を含む不良データをデータベースに登録する登録部と、前記不良形状を修正したときの設計レイアウトデータ全体の修正量を考慮して前記不良形状から修正対象部分を抽出する修正対象抽出部と、前記不良形状から前記修正対象部分を除いた残部分に対して前記データベースに登録された不良形状を探索する探索部と、探索結果に基づいて前記修正部分を修正する修正部とを備えることを特徴とする。

本発明によれば、不良形状を修正したときの設計レイアウトデータ全体の修正量を考慮して不良形状から修正対象部分を抽出するため、修正対象部分の修正により設計レイアウトデータ全体の修正量が増大することを防止できる。しかも、半導体デバイスの製造段階で得られる不良形状を含む不良データをデータベースに登録しておき、この不良データを活用して修正対象部分を効率よく修正することができる。従って、設計レイアウトデータの作成時間を短縮することができる。

従来の設計レイアウトデータの作成方法のルーチンを示すフローチャート。 本発明の実施形態の設計レイアウトデータ修正装置の構成を示す模式図。 本発明の実施形態の設計レイアウトデータの修正方法のルーチンを示すフローチャート。 不良形状の修正の例を説明する図。 不良形状の解析の例を説明する図。 （ａ）は不良形状の修正対象部分を示す模式図、（ｂ）は不良形状から修正対象部分を除いた残部分を示す模式図、（ｃ）は不良パタンの重ね合わせ部分と修正部分を示す模式図。 （ａ）は不良形状の修正対象部分の他の例を示す模式図、（ｂ）は不良形状から修正対象部分を除いた残部分に対向するパタンエッジを示す模式図。 （ａ）は不良形状の修正対象部分を示す模式図、（ｂ）は不良形状から修正対象部分を除いた残部分を示す模式図、（ｃ）は不良パタンとセル内の配線禁止領域との重ね合わせ部分と修正部分を示す模式図。 セルの移動に伴う再配線されるＬ４，Ｌ５と隣接セルとの関係を示す模式図。

以下、図面を参照して、本発明の実施の形態について説明する。図２は、本発明の実施形態の設計レイアウトデータ修正装置（以下「修正装置」と略す）Ｍの構成を示す。修正装置Ｍは、設計レイアウトデータを複数の工程を経て作成する際に不良形状を検出する機能を併せ持つ。

修正装置Ｍは、制御部１、記憶媒体２、ユーザインターフェイス３、不良データ登録部４、データベースＤＢ、設計レイアウトデータ作成部５、不良形状探索部６を及び修正対象抽出部７を備える。記憶媒体２には、後述するルーチンのプログラムが格納され、このプログラムが制御部１により読み出されて実行されることで、本発明の実施形態の設計レイアウトデータの不良形状修正方法が実施される。

ユーザインターフェイス３は、半導体デバイスの製造段階で得られる不良形状を含む不良データの入力や、半導体デバイスの設計データの入力を行うものである。各種データの入力は、ユーザインターフェイス３を用いてユーザが行ってもよいが、装置から自動的に入力されるように構成してもよい。

ここで、不良データには、パターンの不良形状（物理的形状）だけでなく、不良原因情報（例えば、ＯＰＥＮ不良、ＳＨＯＲＴ不良、ビアカバー率、クリティカルディメンジョン、システマティック不良、ＣＭＰ不良、密度隣接不良、セル隣接不良等）、不良が発生したレイヤー情報（ポリシリコン層、拡散層、コンタクト、ビア、配線等）、不良パターンの周辺情報（データ密度）、マクロ・セル情報（隣接させることで不良が起こるマクロ名・セル名）が含まれるものとし、後述する不良形状の修正方法も更に含まれるものとする。ユーザインターフェイス３は不良データ登録部４に接続され、不良データ登録部４は、ユーザインターフェイス３で入力された不良データをデータベースＤＢに登録する。

ユーザインターフェイス３は、設計レイアウトデータ作成部５に接続されており、設計レイアウトデータ作成部５は、ユーザインターフェイス３から入力される設計データを基に、上述のフロアプラン（Floor Plan）工程、プレースメント（Placement）工程、クロック合成（Clock Synthesis）工程、配線（Route）工程といった複数の工程を経て設計レイアウトデータを作成するものである。尚、各工程については公知であるため、ここでは詳細な説明を省略する。

設計レイアウトデータ作成部５は、入力部５１を備え、入力部５１によりフロアプラン工程、プレースメント工程や配線工程等の各工程を実施した後の作成中の設計レイアウトデータを不良形状探索部６に入力する。不良形状探索部６は、入力部５１から入力された設計レイアウトデータに対してデータベースＤＢに登録された不良形状をマッチングにより探索し、探索により得られた不良形状を修正対象抽出部７に出力する。修正対象抽出部７は、不良形状を修正したときの設計レイアウトデータ全体の修正量を考慮して前記不良形状から修正対象部分を抽出する。ここで、修正対象抽出部７は、修正対象部分となり得る部分（修正対象候補）が複数ある場合、各部分を修正したときの設計レイアウトデータ全体の修正量を夫々算出し、算出した修正量に基づき修正対象部分を抽出したり（つまり、算出した修正量が最小となる修正対象部分を抽出したり）、より後に実施した工程（例えば、配線工程、プレースメント工程、フロアプラン工程の優先順位）で作成した部分を修正対象部分として抽出したりすることができる。そして、修正対象抽出部７は、不良形状から修正対象部分を除いた残部分を求め、求めた残部分を不良形状探索部６に出力する。不良形状探索部６は、修正対象抽出部７から入力された残部分に対してデータベースＤＢに登録された不良形状を探索し、不良形状（不良パタン）を設計レイアウトデータ作成部５の修正部５２に出力する。修正部５２は、不良形状探索部６から入力された不良形状（不良パタン）の探索結果に基づき設計レイアウトデータを修正する（詳細は後述）。

次に、上記修正装置Ｍを用いた設計レイアウトデータの修正方法の実施形態について説明する。尚、各ルーチンに先立ち、半導体デバイスの製造段階で得られた不良形状を含む不良データをユーザインターフェイス３により逐次入力し、この入力された不良データを不良データ登録部４によりデータベースＤＢに登録し、不良形状探索部６により探索可能とする。この不良データ登録部４による不良データの登録が、本発明の「登録工程」に相当する。

図３は、本発明の実施形態の設計レイアウトデータの修正方法のルーチンを示すフローチャートである。本ルーチンによれば、先ず、設計レイアウトデータ作成部５により設計レイアウトデータとして、フラッシュメモリ、ＳＲＡＭ、アナログコアのようなマクロをチップ上に配置するフロアプラン工程、スタンダードセルを配置するプレースメント工程、配線工程が実施された後の設計中のレイアウトデータを不良形状探索部６に入力する（ステップＳ１）。このステップＳ１では、設定レイアウトデータと共に、この設計レイアウトデータを構成するマクロの配置情報及び内部情報（レイアウト情報（ＧＤＳ）を含む）、セルの配置情報及び内部情報、配線の配置情報が入力される。

次に、不良形状探索部６によりデータベースＤＢを探索し、製造上問題のある不良形状（物理形状）を有する配線を検出する（Ｓ２）。このステップＳ２では、例えば、図４に示すように、ビアＶ１，Ｖ２間を接続する配線Ｌ１と、配線Ｌ２，Ｌ３との間の間隔Ｓ１，Ｓ２が狭いことで製造上問題のある不良形状が検出される。

ここで、上記不良形状の修正方法としては、同図に示すように、配線Ｌ２を移動させて間隔Ｓ１を広げる方法（修正１）、配線Ｌ２，Ｌ３の両方を移動させて間隔Ｓ１，Ｓ２を広げる方法（修正２）、配線Ｌ１を迂回させて配線Ｌ１ａとする（すなわち、始点Ｖ１と終点Ｖ２との間を結び直すように再配線する）方法（修正３）等が考えられるが、本実施形態では、ステップＳ３以降の処理により修正を行う点に特徴を有する。

即ち、ステップＳ３では、上記ステップＳ２で検出された不良形状を解析する。例えば、図５に示すように、修正対象となり得る部分（修正対象候補）が配線Ｌ１，Ｌ２，Ｌ３であり、配線Ｌ１が配線工程で作成され、配線Ｌ２がプレースメント工程で作成されたセル内に配置され、配線Ｌ３がフロアプラン工程で作成されたマクロ内に配置されていることが解析される。この結果、これら配線Ｌ１，Ｌ２（セル），Ｌ３（マクロ）を修正したときの設計レイアウトデータ全体の修正による影響度（修正量）を見積ることができる。

次に、不良形状を修正したときの設計レイアウトデータ全体の修正量を考慮して不良形状から修正対象部分を抽出する（ステップＳ４）。このステップＳ４では、例えば、図６（ａ）に示す不良形状のうち、最も後に行われた配線工程で作成された配線Ｌ１を修正対象部分として抽出することができる。そして、図６（ｂ）に示すように、不良形状から修正対象部分（配線Ｌ１）を除いた残部分（配線Ｌ２，Ｌ３）を求め、不良形状探索部６により残部分に対してデータベースＤＢに登録されている不良形状（以下「不良パタン」という）が探索される（ステップＳ５）。不良パタンは不良形状探索部６から修正部５２に入力される。

次いで、修正部５２によりステップＳ５で探索された不良パタンを重ね合わせる（ステップＳ６）。そして、パターン配置禁止領域（つまり、セル及びマクロの内部の配線禁止領域）も不良パタンと同時に探索しておき、不良パタンに重ね合わせる（ステップＳ７）。尚、ステップＳ６とステップＳ７の順序は逆であってもよい。例えば、図６（ｃ）において、不良パタンとセル及びマクロ内部の配線禁止領域とを重ね合わせた部分を斜線で示す。この重ね合わせ部分に配線を配置すると不良形状となるため、当該部分を避けるように、設計レイアウトデータの修正対象部分を修正し（ステップＳ８）、本ルーチンを終了する。尚、修正したレイアウトデータを入力部５１から不良形状探索部６に入力して上記Ｓ１以降の処理を繰り返し実行してもよい。また、ステップＳ４において、始点と終点の間を結び直すように修正する修正対象部分（例えば、上記配線Ｌ１）ではなく、パタン自体を移動させることで修正する修正対象部分（例えば、図７（ａ）に示す配線Ｌ２）が抽出された場合には、ステップＳ６において、ステップＳ５で探索された不良パタンのうち図７（ｂ）に示す残部分（Ｌ１，Ｌ３）に対向するパタンエッジ（辺）Ｌ２ｅを重ね合わせ、ステップＳ８において、その重ね合わせたパタンエッジを避けるように（つまり、残部分である配線Ｌ１とこれに対向する辺Ｌ２ｅとの間の間隔Ｓ１が広がるように）、配線Ｌ２を移動させて修正すればよい。

以上説明したように、本実施形態によれば、設計レイアウトデータの不良形状を修正する際、不良形状を修正したときの設計レイアウトデータ全体の修正量を考慮して不良形状から修正対象部分を抽出し、不良形状から修正対象部分を除いた残部分に対してデータベースＤＢに登録された不良形状を探索し、その探索結果に基づいて修正対象部分を修正することで、修正対象部分の修正により設計レイアウトデータ全体の修正量が増大することを防止できる。しかも、半導体デバイスの製造段階で得られる不良形状を含む不良データをデータベースＤＢに登録しておき、この不良データを活用して修正対象部分を効率よく修正することができる。従って、設計レイアウトデータの不良形状の修正を可及的短い時間で行うことができ、ひいては、設計レイアウトデータの作成時間を短縮することができる。

以上、本発明の実施形態について説明したが、本発明は上記に限定されるものではない。上記実施形態においては、配線工程で形成された配線Ｌ１を修正対象部分とした場合について説明したが、図８（ａ）に示すようにプレースメント工程で作成されたセル内の配線Ｌ２を修正対象部分としてもよい。例えば、セルに隣接する他のセル（隣接セル）が配置されていなかったり、隣接セルが配置されているものの、両セル間に削除可能なフィラーセルが配置されており、配線工程で形成された配線Ｌ１を修正するよりも、プレースメント工程で作成されたセルを移動させる（必要に応じてフィラーセルを削除する）ことで配線Ｌ２を修正する方が、設計レイアウトデータ全体の修正量を少なくすることができる場合がある。この場合、図９に示すように、セルの移動に伴い、修正対象部分たる配線Ｌ２が移動される共にセルに接続される配線Ｌ４，Ｌ５も移動（再配線）されるため、再配線される配線Ｌ４，Ｌ５が隣接セルに影響が無いことが必要となる。再配線される配線Ｌ４，Ｌ５が隣接セルに対して影響を及ぼさない場合、配線Ｌ２をそれに属するセルごと移動することが最良の修正方法となる。尚、配線Ｌ２を修正（移動）する場合、即ち、ステップＳ４において配線Ｌ２が抽出された場合、上記ステップＳ5において、残部分Ｌ１，Ｌ３（図８（ｂ）参照）に対してデータベースＤＢに登録されている不良パタンが探索される。そして、探索された不良パタンのうち残部分Ｌ１に対向するパタンエッジ（図７及び図８（ｂ）に示す辺Ｌ２ｅ）が重ね合わせられ（ステップＳ７）、この重ね合わさせられたパタンエッジを避けるようにセルを移動させることで配線Ｌ２を移動させる（ステップＳ８、図８（ｃ））。

このように、ステップＳ３で抽出された複数の修正対象候補に対して、その抽出時点ではどの修正対象候補が最良であるかの結果が分からない場合がある。このため、ステップＳ４〜Ｓ７の処理を複数の修正対象候補に対して同時に並行して行い、修正の影響が最小となる修正方法を選択するように構成してもよい。

また、上実施形態では、不良形状修正装置Ｍが設計レイアウトデータ作成部５を備え、作成した設計レイアウトデータを入力部５１により不良形状探索部６に入力する構成としているが、設計レイアウトデータ作成部５は不良検出装置Ｍの外部に設けてもよい。この場合、設計レイアウトデータ作成部５と入力部５１とを別個に構成し、設計レイアウトデータをユーザインターフェイス３により入力し、この入力データが入力部５１を介して不良形状探索部６に入力されるように構成すればよい。

Ｍ…設計レイアウトデータの不良形状装置、４…不良データ登録部（登録部）、６…不良形状探索部（探索部）、７…修正対象抽出部、５２…修正部。

Claims (4)

1. 半導体デバイスを構成するセル及び配線を決定する設計レイアウトデータを複数の工程を経て作成する際に検出される不良形状を修正する設計レイアウトデータの修正方法において、
   前期半導体デバイスの製造段階で得られる不良形状を含む不良データを収集し、収集した不良データをデータベースに登録する登録工程と、
   前記不良形状を修正したときの設計レイアウトデータ全体の修正量を考慮して前記不良形状から修正対象部分を抽出する抽出工程と、
   前記不良形状から前記修正対象部分を除いた残部分に対して前記データベースに登録された不良形状を探索する探索工程と、
   探索結果に基づいて前記修正対象部分を修正する修正工程とを含むことを特徴とする設計レイアウトデータの修正方法。
2. 前記修正工程は、探索工程で得られた不良形状もしくは前記残部分に対向するパタンエッジを重ね合わせ、その重ね合わせた不良形状もしくはパタンエッジを避けるように修正することを特徴とする請求項１記載の設計レイアウトデータの修正方法。
3. コンピュータにインストールすることにより、半導体デバイスを構成するセル及び配線を決定する設計レイアウトデータを複数の工程を経て作成する際に検出される不良形状を修正するための設計レイアウトデータの修正プログラムであって、
   半導体デバイスの製造段階で得られる不良形状を含む不良データを収集し、収集した不良データをデータベースに登録する手順と、
   前記不良形状を修正したときの設計レイアウトデータ全体の修正量を考慮して前記不良形状から修正対象部分を抽出する手順と、
   前記不良形状から前記修正対象部分を除いた残部分に対して前記データベースに登録された不良形状を探索する手順と、
   探索結果に基づいて前記修正部分を修正する手順とを前記コンピュータに実行させるための設計レイアウトデータの修正プログラム。
4. 半導体デバイスを構成するセル及び配線を決定する設計レイアウトデータを複数の工程を経て作成する際に検出される設計レイアウトデータの不良形状を修正する設計レイアウトデータ修正装置であって、
   半導体デバイスの製造段階で得られる不良形状を含む不良データをデータベースに登録する登録部と、
   前記不良形状を修正したときの設計レイアウトデータ全体の修正量を考慮して前記不良形状から修正対象部分を抽出する修正対象抽出部と、
   前記不良形状から前記修正対象部分を除いた残部分に対して前記データベースに登録された不良形状を探索する探索部と、
   探索結果に基づいて前記修正対象部分を修正する修正部とを備えることを特徴とする設計レイアウトデータ修正装置。

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